JP4919577B2

JP4919577B2 - 一次元圧縮を実施する技術

Info

Publication number: JP4919577B2
Application number: JP2002527197A
Authority: JP
Inventors: アチャリャ，ティンク
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2000-09-18
Filing date: 2001-09-18
Publication date: 2012-04-18
Anticipated expiration: 2021-09-18
Also published as: TWI279126B; KR100530784B1; WO2002023888A2; JP2004511123A; US6775413B1; WO2002023888A3; KR20030036799A; AU2001289135A1

Description

【０００１】
（関連出願）
本特許出願は、本出願人に譲渡された、米国特許出願シリアルナンバー第０９／６６４，１３１号「二次元圧縮を実施する技術」に関連するものである。
【０００２】
（背景）
本開示は例えば二値画像向けの一次元画像圧縮に関するものである。
【０００３】
よく知られているように、ファクシミリ機は行ごとに文書を走査し、各行を白と黒の交互のドットに変換する。その結果として生成される文書画像は二値画像と呼ばれるが、その理由は各々のピクセルが単一ビットで表され、その値は黒のドットを表すための０か、白のドット、すなわちピクセルを表すための１でよいからである。ランレングス符号化、および変形ハフマン符号化の組合せがこのような二値画像を圧縮するのに適していることが既に判明している。したがって、（以前は国際電信電話諮問委員会ＣＣＩＴＴとして知られていた）国際電気通信連合（ＩＴＵ）はこのようなファクシミリ画像を圧縮するのに適した幾つかの標準規格、または仕様を提供してきた。例えば、Ｈｕｎｔｅｒ氏他の国際ディジタル・ファクシミリ標準規格（ＩＥＥＥ会報６８巻、７号、１９８０年７月刊、８５４−８５７ページ）を参照されたい。ＣＣＩＴＴのグループ３型はこのような標準規格の１つであり、ファクシミリ、すなわち「ファックス」機に適用されている。グループ３型の推奨には２つの符号化方式、すなわち一次元方式と二次元方式がある。一次元方式の場合は、各走査線の符号化は他のどの行とも別個に行われる。この標準規格はファクシミリ機向けに推奨されたものであるが、このアプローチは例えばコピー機、スキャナ等のような多様な他の用途で二値文書画像を符号化するのにも適している。
【０００４】
コピー、またはファクシミリ・システムでは、システムの性能は毎分のコピー・ページ数によって判定できる。ページ当たりのコピー時間を特定するのは困難である。それはこの時間がページのコンテンツと共に変化することがあるからである。しかし、性能を高めるためには、符号化速度を高めて毎分当たりのページ数の増大を達成することが望ましい。
【０００５】
発明と見なされる本案件は特に明細書の結論部分で示され、明確に特許請求されている。しかし、本発明はその目的、特徴、および利点と共に、構成および動作方法の双方に関して添付図面を参照した以下の詳細な説明によって最も明解に理解できよう。
【０００６】
（詳細な説明）
以下の詳細な説明では、本発明の完全な理解を得るために多くの特定の細部が開示されている。しかし、本発明はこれらの特定の細部がなくても実施できることが当業者には理解されよう。他の実例では、公知の方法、手順、構成部品、および回路は本発明を不明瞭にしないように詳細には説明していない。
【０００７】
前述のように、ＩＴＵは二値ファクシミリ画像を圧縮するために用いられる、ＣＣＩＴＴグループ３型として知られている仕様、または標準規格を提供している。この標準規格はファクシミリ機向けに推奨されたものであるが、このアプローチは例えばコピー機、スキャナ等の場合のような二値文書画像を符号化する用途にも適している。この標準規格に準拠することにつながった１つの課題は、通信チャネルを経た通信の要求基準を満たすための情報のタイミングと同期化である。このような課題があるにせよ、コピーされるページ数に関してコピー・システムの性能を高めるために符号化速度を改善することが望ましい。符号化速度は例えば後に詳述するような、採用される圧縮方式の特徴を活用するように設計された高速回路を実施することによって改善できる。
【０００８】
図２は前記の標準規格、または仕様に準拠した場合に使用できるコードを示した表である。一次元圧縮符号化が、前記の標準規格に準拠するように行われる場合、走査線は事前に指定されたハフマン・コードを用いて黒または白のピクセルの交互の「ラン」のそれぞれの長さを符号化することによって圧縮される。黒と白ではそれぞれの統計的な分布が異なっているので別のコード表が用いられる。各コード表は１，７２８ピクセルまでのランレングスを表すことができ、これはこの特定の実施形態では、二値画像内の走査線の最大長である。コード表の最初の６４のエントリはランレングスがそれぞれ０から６３のハフマン・コードである。６４のコードはこの文脈ではターミネーティング・コード（ＴＣ）と呼ばれる。ランレングス（Ｌ）が６３よりも大きいバイナリ・コードは２つの部分、または２つのコード、すなわちメークアップ・コード（ＭＵＣ）およびターミネーティング・コード（ＴＣ）を用いて表される。ランレングス（Ｌ）は下記によって表される。
Ｌ＝６４^＊Ｎ＋Ｋ
【０００９】
Ｌのためのコードは、６４＊Ｎを表すためのＭＵＣと、その後に続くＫを表すＴＣである。コード表には６４、１２８、１９２、２５６、．．．、１７２８（６４の２７の倍数）それぞれを表すＭＣＵのための２７のエントリと、それに続くＴＣのための最初の６４のコードがある。したがって、ＣＣＩＴＴグループ３型標準規格で許容される最大長が１７２８であると想定すると、コード表には各カラーごとに全部で９１のエントリがある。勿論、同様の手順を用いて他の最大ランレングスを用いてもよい。
【００１０】
図３は一次元圧縮を実施するための回路の実施形態に適用できるビット・ストリームの例を示した概略図である。一般に、走査線の左端に仮想の「白の」ピクセル（１）があるということがデフォルト設定で想定されている。したがって、図３の走査線の実例はランの以下のシーケンスとして符号化できる。すなわち、４つの白ピクセル（仮想の１つを含む）、５つの黒ピクセル、２つの白ピクセル、３つの黒ピクセル、および１つの白ピクセルである。この場合、ビット・ストリームの符号化は行の終端（ＥＯＬ）コードによって終了する。代替方式では勿論、走査線の左へ「黒」ピクセルのような他のデフォルト設定を用いてもよいことに留意されたい。この特定のビット・ストリーム、または走査線の場合、バイナリ・コードは下記のとおりである。
１０１１００１１０１１１１００００１１１０００００００００１
【００１１】
図２の事前指定されたコード表には幾つかのエントリしか示されていないが、エントリは公知であり、標準規格で規定されている。同様に、ＥＯＬを表すコードは「０００００００００１」であることに留意されたい。
【００１２】
図１は本発明に基づいて一次元圧縮を実施するための回路の実施形態を示した概略図である。本発明がこの態様の範囲に限定されるものではないが、実施形態３００は集積回路（ＩＣ）チップ上で実施されるものとして図示されている。図３に示すように、実施形態３００は、この特定の実施形態ではバッファおよびディジタル・メモリを含むディジタル論理回路を備えている。本発明がこの態様の範囲に限定されるものではないが、例えば、３３０、３４０、および３５０はディジタル・メモリであり、この特定の実施形態ではディジタル読出し専用メモリである。同様に、ディジタル論理回路の実例はＸＯＲゲート３７０、トグル・スイッチ３６０、２進カウンタ３２０、遅延素子３８０、その他３９０、４１０、４２０、および４３０のようなバッファを含んでいる。勿論、本発明はこの特定のディジタル論理回路、およびディジタル・メモリ、またはこのような構成要素の特定の構成に限定されるものではないことが理解されよう。後により詳細に説明するように、この実施形態ではディジタル・メモリおよびディジタル論理回路は、ディジタル論理回路およびディジタル・メモリに加えられるビット・ストリームの一次元圧縮を実施するように結合されている。
【００１３】
本発明に基づくこの特定の実施形態、または本発明に基づく他の実施形態で一次元圧縮プロセスのホストを実施できることに留意されたい。この特定の実施形態はＣＣＩＴＴグループ３型二値圧縮標準規格の一次元符号化方式に準拠する能力を有している。この場合も、本発明はこの態様の範囲に限定されるものではないが、ディジタル読出し専用メモリの１つは、複数のランレングス用にメークアップ・コード（ＭＵＣ）のためのメモリ・アドレスと、特定のランレングス用のターミネーティング・コード（ＴＣ）のためのメモリ・アドレスとを備えている。この特定の実施形態では、ここでは３３０であるディジタル読出し専用メモリは、特定のランレングス、および特定のカラーの組合わせ用にこれらのメモリ・アドレス、ここではＭＵＣＡ（メークアップ・コード・アドレス）とＴＣＡ（ターミネーティング・コード・アドレス）の組合せを備えていることに留意されたい。同様に、この特定の実施形態では、ディジタル読出し専用メモリ３４０は、それぞれのターミネーティング・コード・アドレス（ＴＣＡ）用のターミネーティング・コードを備え、またディジタル読出し専用メモリ３５０はそれぞれのメークアップ・コード・アドレス（ＭＵＣＡ）用のメークアップ・コードを備えている。
【００１４】
ここで図１を参照すると、一次元圧縮のため、ここでは実施形態３００であるこの特定の実施形態の回路にビット・ストリームが加えられると、以下の動作が行われる。ここではクロック３１０で示された外部クロックのようなクロックの各々の連続パルスごとに、ビット・ストリームの次の連続ビットがバッファ３９０に与えられる。この特定の実施形態では、クロック３１０は外部から得られるクロックであると想定されているが、勿論、本発明はこの態様の範囲に必ずしも限定されるものではない。クロック３１０が連続パルスを印加すると、ビット・ストリームのビットがＸＯＲ（排他的ＯＲ）ゲート、すなわち回路３７０に送られる。しかし、ビットは遅延素子３８０にも同様に加えられる。したがって、この実施形態では、ＸＯＲゲート、すなわち回路３７０はビット・ストリームの連続する２つのビット、すなわち現在のビットと、遅延素子３８０を介して１クロック周期だけ遅延する先行ビットとを比較するために用いられる。前記遅延素子は、この特定の実施形態ではフリップフロップからなっているが、勿論、本発明はこの態様の範囲に限定されるものではない。
【００１５】
この実施形態では、ＸＯＲ３７０によって比較されたビット・ストリームの２つのビットが同一である場合は、３７０は「０」の出力信号を供給する。しかし、直前のビットとは逆のバイナリ値を有する入力ビットを受けると、３７０は「１」の出力信号を供給する。したがって、この特定の実施形態では、３７０は、ここでは黒または白のいずれかである特定のカラーのピクセルのランの終了を信号で伝える。３７０の出力信号はトグル・スイッチ３６０に印加される。この特定の実施形態では、スイッチもこの場合はトグルまたはＴフリップフロップであるフリップフロップを使用して実施されるが、勿論本発明はこの態様の範囲に限定されるものではない。３６０の出力信号は、３６０に印加された３７０からの出力信号「１」である場合は切り換わる。この特定の実施形態では、３６０および３８０は初期にはランが白のピクセルからなることを示すために「１」に初期設定されるが、異なる初期設定の代替実施形態を使用してもよい。したがって、トグル・スイッチ３６０が「０」に切り換わると、それは白ピクセルのランの終了、および黒ピクセルのランの開始を意味する。トグル・スイッチ３６０の出力信号は、３７０の出力信号によって示されるように、黒ピクセルのランの終了が検出されるまで「０」に留まり、検出された場合はトグル・スイッチ３６０は再び「１」に切り換わる。したがって、この実施形態では、トグル・スイッチ３６０は特定のカラーのピクセルのランが終了したことを信号で伝えることに加えて、ランのカラーをも信号で伝える。この特定の実施形態では、０は黒のランを示し、１は白のランを示すが、勿論、本発明はこの態様の範囲に限定されるものではない。
【００１６】
この特定の実施形態では、２進カウンタ３２０はバイナリ・アップ・カウンタからなっているが、本発明は勿論この態様の範囲に限定されるものではない。図１に示したようなカウンタ３２０は特定のカラーのランレングスをカウントする。ランの終了時、すなわちこの実施形態ではゲート３７０の出力信号が「１」になると、カウンタ３２０は「０」にリセットされる。ランが終了すると、ランレングスはカウンタ３２０の出力信号となり、これはこの特定の実施形態ではディジタル読出し専用メモリ３３０の記憶域へのアドレスを形成するよう与えられる。このメモリはこの特定の実施形態では「ルックアップ・テーブル」（ＬＵＴ）として動作する。カウンタ３２０の出力信号をメモリ３３０に与えることに加えて、トグル・スイッチ３６０は、この特定の実施形態では黒の場合は０であり、白の場合は１であるランのカラーを伝える出力信号を加える。３２０と３６０からのこれらの２つの信号の組合わせは、レジスタ４１０に読み出されてロードされるメモリ３３０内のアドレスを示す。同様に、図１に示すように、この特定の実施形態では、３７０の出力信号もレジスタ４１０用の「ロード」信号として用いられる。したがって、３７０の信号出力が１である場合は、ピクセルの対応するランレングスのメークアップ・コード・アドレス（ＭＵＣＡ）およびターミネーティング・コード・アドレス（ＴＣＡ）はメモリ３３０からレジスタ、すなわちバッファ４１０にロードされる。次に、図１に更に示されているように、メモリ３５０と３４０はそれぞれメークアップ・コード（ＭＵＣ）とターミネーティング・コード（ＴＣ）、および対応する長さ情報を供給する。ＭＵＣ、ＴＣとも変長コードから成る。したがって、この情報はコードを適正に出力するために用いられる。以前にレジスタ４１０にロードされたメークアップ・コード・アドレスおよびターミネーティング・コード・アドレスはそれぞれメモリ３５０および３４０に与えられる。メモリ３５０および３４０はこれらのコードを出力信号として供給し、これらは次に図１に示されているようなパックおよび出力回路によってパックされ、出力される。
【００１７】
本発明はこの態様の範囲に限定されるものではないが、図１に示された実施形態の利点の１つは、この実施形態ではＣＣＩＴＴグループ３型二値圧縮プロセスの一次元モードである一次元圧縮プロセスが、四則演算を用いずに実施できることにある。この文脈では、四則演算はディジタル論理演算とは区別されている。一般的には四則演算は例えば桁上げ、並びにその他のより複雑な演算を行うために、実施する上でより高レベルの回線の複雑さを含んでいる。したがって、四則演算を実施しないことで多くの利点が得られる。それによって複雑さが少ない回路機構で一次元圧縮プロセスを実施することができ、これは電力とコストの低減という付随する利点をも備えている。加えて、本発明はこの態様の範囲に限定されるものではないが、この特定の実施形態は更により高速の符号化速度をも達成し、その結果、前述したように毎分当たりの処理ページ数が増加する。この特定の実施形態によって符号化がより高速度になる理由は、一般的には四則演算の実施によって、図１に示された実施形態にはない付加的な遅延がもたらされるからである。したがって、一次元圧縮を実施するための回路のこの特定の実施形態によって、このような圧縮プロセスを実施するために例えば汎用プロセッサ、またはマイクロプロセッサを使用する代替方式のような代替方式と比較して幾つかの利点が得られる。
【００１８】
本発明のある特定の特徴をここに図示し、詳細に説明してきたが、当業者には多くの修正、代替、変更、および等価の実施形態が考えられる。したがって、添付の請求項は、本発明の真の趣旨に含まれるこのような修正および変更の全てを網羅することを意図しているものと理解されたい。
【図面の簡単な説明】
【図１】本発明に基づく一次元圧縮を実施するための回路の実施形態を示す概略図である。
【図２】一次元二値画像圧縮のために使用されるコードを示す表である。
【図３】例えば、本発明に基づく回路の実施形態によって、といった符号化方法を適用できるビット・ストリームの例である。

Claims

ディジタル論理回路とディジタル・メモリとを備え、
前記ディジタル論理回路と前記ディジタル・メモリは、前記ディジタル論理回路および前記ディジタル・メモリに加えられるビット・ストリームの一次元圧縮を実施するように結合され、
前記ディジタル・メモリの１つは、前記ディジタル論理回路が出力するランレングスが示す第２のメモリ・アドレスによって読み出される、メークアップ・コード（ＭＵＣ）とターミネーティング・コード（ＴＣ）のための第１のメモリ・アドレスを格納し、
前記ディジタル・メモリの別のメモリは、
前記第１のメモリ・アドレスのＭＵＣのためのアドレスによって読み出されるＭＵＣを格納するＭＵＣメモリと、
前記第１のメモリ・アドレスのＴＣのためのアドレスによって読み出されるＴＣを格納するＴＣメモリと
を備え、該ＭＡＣメモリとＴＣメモリとから読み出されたＭＡＣとＴＣをパックして出力することを特徴とする集積回路。
一次元ビット・ストリームの圧縮を実施する方法であって、
四則演算を用いずにディジタル論理回路を使用して、ランレングスおよびランのカラーに対応するコードを出力するステップであって、前記ディジタル論理回路の出力するランレングス及びランのカラーが示す第２のメモリ・アドレスを用いて、前記対応するコードを記憶しているメモリの第１のメモリ・アドレスを得るステップ
を有し、
前記対応するコードはＭＵＣメモリに記憶されたメークアップ・コード（ＭＵＣ）とＴＣメモリに記憶されたターミネーティング・コード（ＴＣ）であり、
前記第１のメモリ・アドレスは前記ＭＵＣのためのアドレスと前記ＴＣのためのアドレスとを有し、
前記第１のメモリアドレスにより、前記ＭＡＣメモリとＴＣメモリとから読み出されたＭＡＣとＴＣをパックして出力することを特徴とする方法。
文書処理システムであって、
処理される文書の二値圧縮を実施するシステム・コンポーネントを備え、
前記システム・コンポーネントの少なくとも１つは、処理される文書のコンテンツを表すビット・ストリームの一次元圧縮を実施するように結合されたディジタル論理回路とディジタル・メモリとを備え、
前記デジタル論理回路はランレングスをカウントするために結合されたバイナリ・カウンタと、ランの終了とカラーを信号で伝えるために結合されたトグル・スイッチを有し、このカウンタとトグル・スイッチの出力が示す第２のメモリ・アドレスを用いて、出力すべきコードを記憶しているメモリの第１のメモリ・アドレスを得るものであって、
前記出力すべきコードはＭＵＣメモリに記憶されたメークアップ・コード（ＭＵＣ）とＴＣメモリに記憶されたターミネーティング・コード（ＴＣ）であり、
前記第１のメモリ・アドレスは前記ＭＵＣのためのアドレスと前記ＴＣのためのアドレスとを有し、
前記第１のメモリアドレスにより、前記ＭＡＣメモリとＴＣメモリとから読み出されたＭＡＣとＴＣをパックして出力することを特徴とする文書処理システム。