JP2522515B2 - Ｅｏｌアドレステ―ブル作成回路 - Google Patents

Description

【発明の詳細な説明】 ［概 要］ 本発明は圧縮されたデータからEOLコードを検出してE
OLアドレステーブルを作成するハードウェアに関し、 ソフトウェアに負担をかけることなく、高速にEOLア
ドレステーブルを作成し得る手段を提供することを目的
とし、 DMA回路によって外部記憶からメモリへ転送される圧
縮データの中からEOLコードを検出する手段を有すると
共に、圧縮データと該圧縮データを転送する際にDMA回
路からバスに対して出力される制御信号とから各種制御
信号を生成して出力するEOL検出回路と、DMA回路が圧縮
データをメモリへ転送する際バスに対して出力するアド
レスを保持するカウンタを有し、前記EOL検出回路で生
成された制御信号を基に、メモリ上にEOLアドレステー
ブルを作成するEOLアドレスDMA回路とを設けることによ
り構成する。

［産業上の利用分野］ 近年、オフィスオートメーションの一環としてオフィ
スのペーパーレス化を狙った光ディスクファイリングシ
ステムが注目を集めているが、このファイリングシステ
ムにおいては、文書や図面をイメージスキャナによって
読み取り、これを帯域圧縮方式により1/10程度のデータ
量に圧縮して光ディスクに格納する方式をとっている。
格納された情報は、必要に応じてCRT上で検索したりプ
リンタに印刷したりすることが可能であるが、この際圧
縮された情報を複合化する必要があり、この複合化速度
がCRTへの表示性能やプリンタへの印刷性能を左右する
大きな要因となっている。上記帯域圧縮方式には一般に
ファクシミリ装置で実施されている圧縮方式が採用され
るが、この方式は文書や図面の水平方向にラインを走査
し、これを垂直方向にくり返すことによって文書や図面
を２値イメージ情報に変換した後MH（Modified Huffma
n）符号化方式と呼ばれる圧縮方式では、そのランレン
グス値を、また MR（Modified READ）符号化方式と呼
ばれる圧縮方式ではライン間の相関関係を、予め定めら
れた可変長符号列によって符号化するものである。これ
らのMH/MR符号化方式では共に、１ライン毎の圧縮デー
タの区切りとしてEOL（End of Line）コードと呼ばれ
る特別な符号が挿入されており、文書や図面の圧縮デー
タの中からこのEOLコードの場所を検出することは、部
分イメージデータの複合化等のように複合化の高速化を
実現する上で非常に有効である。

［従来の技術］ 第12図は従来のEOL検出について説明する図である。

同図において、通常、圧縮データ53は光ディスク等の
外部記憶装置50に格納されており、その圧縮データはDM
A回路51を用いメモリ52へ一旦転送される。５′はメモ
リ上の圧縮データを示している。

従来、圧縮データの中からEOLコードを検出するため
には、CPU54上のソフトウェアによりメモリ52上に転送
された圧縮データ53′を先頭より１バイト毎に順次探索
していた。このEOLコードは圧縮データの１ライン毎の
区切りとしてラインとラインとの間に挿入される12ビッ
トのデータ（000000000001）であり、また、圧縮データ
が可変長符号列のため必ずしもバイト境界には存在しな
い。

［発明が解決しようとする問題点］ 上述のように、圧縮データからEOLコードを検出する
ことは、圧縮データが可変長であることもあって、これ
をソフトウェアで処理する場合、ソフトウェアがかなり
複雑になると共に、探索のために多大な時間が必要にな
ってしまうという問題があった。

また、MR符号化方式においては、EOLコードの次にタ
グビットと呼ばれる１ビットの情報が付加されており、
このタグビットが“1"ならば、それに続くラインが一次
元符号化データであり、“0"ならば二次元符号化データ
であることを示すものであるが、このタグビット情報を
得るためにもソフトウェアに多大な負担と時間がかかっ
ていた。

そのために例えば特願昭61−288044によって第13図に
示すような圧縮データ57に対応するEOLアドレステーブ
ル55をメモリ56に作成しEOLコードの存在するアドレス
と、タグビット（図においてはT₁、T₂、T₃、T₄としてそ
れぞれ表示されている）の内容とを得る方法が開示され
ているが、従来これを実現するハードウェアは存在しな
かった。

本発明はこのような従来の問題点に鑑み、圧縮データ
から効率的にEOLコードを検出することの可能なEOLアド
レステーブルを迅速に作成するための簡潔なハードウェ
アを提供することを目的としている。

［問題点を解決するための手段］ 本発明のEOLアドレステーブル作成回路は、圧縮され
たデジタルデータから、EOLコードを検出して、メモリ
上にアドレステーブルを作成する回路であって、DMA回
路によって、外部記憶装置からメモリへ転送される圧縮
データの中からEOLコードを検出する手段を有し、転送
中の圧縮データと、圧縮データを転送する際にDMA回路
からバスに対して出力される制御信号とからEOLコード
が検出されたことを示すEOLコード検出信号と、検出さ
れたEOLコードの先頭アドレスへの補正量を示すアドレ
ス補正信号と、検出されたEOLコードのバイト位置を示
すセレクト信号と、検出されたEOLコードに続くタグビ
ットとを出力するEOLコード検出回路と、前記DMA回路
が、圧縮データをメモリへ転送する際、バスに対して出
力するアドレスを入力し、それを保持しておくアドレス
保持カウンタを有すると共に、前記EOLコード検出回路
より出力されるEOLコード検出信号、アドレス補正信
号、タグビット、及びセレクト信号をそれぞれ入力する
回路を有し、転送中の圧縮データの中にEOLコードが検
出されたとき、前記アドレス保持カウンタに保持したア
ドレスを、アドレス補正信号とセレクタ信号とを基に検
出されたEOLコードの先頭が位置するアドレスに補正し
た後、アドレスとタグビットとをメモリへDMA転送しEOL
アドレステーブルを作成する、EOLアドレス/DMA回路と
を設けたことを特徴とするものである。

［実施例］ 第１図は本発明の一実施例のブロック図である。

同図において、EOLコード検出回路１とEOLアドレスDM
A回路２とが本発明による回路に相当する。

ここで、データバス幅は２バイトとする。

EOLコード検出回路１は、DMA回路３によって外部記憶
装置４からメモリ５上へ転送中の圧縮データの中からEO
Lコードを検出する回路であり、転送中の該圧縮データ
と、該、圧縮データを転送する際にDMA回路３からバス
に対して出力される制御信号とを入力し、EOLコードが
検出されたことを示すEOLコード検出信号と、EOLアドレ
スDMA回路２にてEOLコードの先頭のアドレスを求める際
参照されるアドレス補正信号及びセレクト信号と、検出
されたEOLコードに続くタグビットとを出力する。

EOLアドレスDMA回路２は、転送中の圧縮データの中に
EOLコードが検出されたとき、EOLアドレステーブル６を
DMA転送によりメモリ５上へ作成する回路であり、EOLコ
ード検出回路１より出力されるEOLコード検出信号、ア
ドレス補正信号、タグビットセレクト信号の各信号及
び、DMA回路３がメモリ５へ圧縮データを転送する際に
バスに対して出力するアドレスとがそれぞれ入力されて
いる。

そして、EOLコード検出回路１より出力されるEOLコー
ド検出信号がオンとなることにより転送中の圧縮データ
の中にEOLコードが存在することが通知されたなら、そ
のEOLコードの存在するアドレス及び、そのEOLコードに
続くタグビットとをデータとしてメモリ５へDMA転送
し、EOLアドレステーブル６を作成する。

なお、同図において、７はアドレス保持カウンタ、８
はCPU、９、10は圧縮データを表している。

次に各回路の詳細を説明する。

第２図にEOLコード検出回路の回路構成図を示す。

同図において、EOL検出テーブル11はEOLコードを検出
するためのハードウェアのテーブルであり、本発明を実
現するため従来なかったアドレス補正フラグ13と、タグ
ビット14とが追加されている。

即ち、EOL検出テーブル11は、１バイトの圧縮デー
タ、及び直前の圧縮データにおける連続した“0"の個数
をアドレスとして入力し、EOLコード検出フラグ12、ア
ドレス補正フラグ13、タグビット14、“0"の個数15の４
種のデータをそれぞれ出力するものである。

このEOL検出テーブル11は、実際にはアドレス12ビッ
トデータ８ビットのPROM（Programmable Read Only
Memory）等を用い実現する。

なお、第２図において16はマルチプレクサ（MPX）、1
7、18はレジスタ、19はクロック制御回路を表してい
る。

次に、EOL検出テーブル11内に格納する４種のデータ
について説明する。

EOLコード検出フラグ12は本発明ではEOLコードに続く
タグビットの情報もEOL検出テーブル11から出力するた
め、１組のEOLコードとタグビットが検出されたときオ
ンとして出力する。

以後、この１組のEOLコードとタグビットを、EOL＋タ
グとして説明する。これを第３図により説明すると、こ
の場合EOLコード22とタグビット23が１バイト境界に分
かれて存在しているため、従来のEOLコード検出方式の
ようにEOL検出テーブルからタグビットを出力しない場
合は20で示す１バイトを探索したときEOLコードが検出
されEOLコード検出フラグをオンとしていたが、本発明
ではタグビット14を出力するため、20のデータに続き、
21で示すデータを入力しタグビットの情報を得たとき、
EOL＋タグ24が検出されるのでEOLコード検出フラグをオ
ンとする。そしてさらにデータ20を入力したとき出力す
る０の個数15は、従来のEOLコード検出方式ではゼロの
値を出力することとなるが、本発明ではこの場合EOLコ
ードとタグビットとが１バイト境界に分かれて存在して
いることを示す特別なコードを出力する。それについて
は後述する。

アドレス補正フラグ13は、EOLアドレスDMA回路２にて
EOLコードの先頭のアドレスを求める際に参照される情
報である。

これを第４図により説明すると、EOL＋タグは合計13
ビットのデータであり、第４図に示す25、26、27の各１
バイトの境界上に８通りの位置に存在することが考えら
れ、そのうち28の位置のグループはEOL＋タグが25、2
6、27の３バイトにわたって存在し、29のグループはEOL
＋タグが26、27の２バイトにわたって存在しているが、
いずれも27のデータをEOL検出テーブル11に入力したと
きEOL＋タグが検出される。そして、EOLアドレスDMA回
路２ではEOLアドレステーブル６を作成するために、EOL
＋タグが検出されたときの27のアドレスを保持するが、
このアドレスは本来EOLアドレステーブル６の内容であ
るべきEOLコードの先頭のアドレスではないため、28の
ようなデータの位置の場合は25のアドレスに、29の場合
は26のアドレスに補正してから、EOLアドレステーブル
６を作成する必要がある。その際、アドレス補正フラグ
13はEOL＋タグが28のように３バイトにわたって存在し
ていることを“1"で、29のように２バイトであることを
“0"で表すことによって、EOL＋タグがどのような位置
に存在していたかをEOLアドレスDMA回路２が知り、それ
を参照してEOLコードの先頭アドレスを求める。

アドレスの補正については後で詳しく述べる。

タグビット14は、第３図、第４図にてにて表されて
いるように、圧縮データ中にEOLコードのすぐ後ろに１
ビット存在しその値がそのまま出力される。

０の個数15は第３図のようにEOLコードと、タグビッ
トが１バイトの境界で分かれてしまうことがあるので、
20のようなデータを入力したときは、EOLコードは検出
したがタグビットが得られないことを表す“1111"のコ
ードを出力するようにする。

本実施例では、４ビットを第１表のように割り当てて
いる。

次に、第２図においてレジスタ18は、EOL検出テーブ
ル11から出力される４種類のデータを保持し、EOLコー
ド検出信号、アドレス補正信号、タグビットとしてEOL
アドレスDMA回路２へ出力し、“0"の個数を再びEOL検出
テーブル11へアドレスとして入力するため使用する。各
データ保持するタイミングは、クロック制御回路19から
出力されるクロックにより決定する。

クロック制御回路19は、DMA回路３がメモリ５へ圧縮
データを転送する際にバスに対して出力する制御信号と
前述のEOLコード検出信号とを監視し、データバス上で
２バイト幅で圧縮データが転送される場合に１バイトず
つ選択してEOL検出テーブル11へ入力するためのマルチ
プレクサ16の制御を行なうセレクト信号と、EOL検出テ
ーブル11から出力される４種類のデータをレジスタ18に
保持するためのクロックの出力の制御を行なう。

圧縮データの選択はマルチプレクサ16にて行なわれ、
２バイトの圧縮データの上位バイト、下位バイトの順序
でEOL検出テーブル11に入力するような制御をセレクト
信号で行なう。

そして、上位バイト、下位バイトをマルチプレクスし
てEOL検出テーブル11へ入力するのに合わせてクロック
を１回ずつ出力し、レジスタ18にEOL検出テーブル11か
らの各出力データを保持する。

もし、上位バイトにてEOL＋タグが検出された場合
は、クロック制御回路19はEOLコード検出信号を監視す
ることによりそれを認識し、EOLアドレスDMA回路２によ
るEOLコードのアドレスのDMA転送が終了してから下位バ
イトの検出を行なうようにするため、それまでクロック
の出力を遅らせる必要がある。

それに合わせて、下位バイトの圧縮データのEOL検出
テーブル11への入力も遅らせる必要があるため、マルチ
プレクサ16内のレジスタに下位バイトの圧縮データを保
持しておき、EOLアドレスDMA回路２によるEOLコードの
アドレスのDMA転送が終了してからEOL検出テーブル11へ
下位バイトの圧縮データを入力するようにする。

第５図は、圧縮データの転送に伴うクロック制御回路
19の動作のタイミングチャートである。

同図において、“転送される圧縮データ”は、DMA回
路３よりメモリ５へ転送される圧縮データであり、
“上”、“下”はそれぞれ上位バイト下位バイトを表し
ている。そして、図に示すように、“上下”共に２バイ
ト、あるいは“上”または“下”のどちらかの１バイト
のみ転送される場合がある。

“EOL検出テーブル11へ入力される圧縮データ”はセ
レクト信号によるマルチプレクサ16の動作により上位バ
イト下位バイトのどちらかがEOL検出テーブル11へ入力
される。

第５図に示すように、“上下”共に２バイトの圧縮デ
ータが転送される場合は、セレクト信号によるマルチプ
レクサ16の制御でそれぞれ順番にEOL検出テーブル11へ
入力し、クロックを“上”“下”をそれぞれ入力するタ
イミングに合わせて１回ずつ出力することにより、EOL
＋タグの検出を行なう。

“上”または“下”のどちらかの１バイトのみ転送さ
れる場合は、クロックは１回だけ出力する。

そして、図中に英字符Ａで示す状態のときのクロック
の出力の際EOL＋タグが検出されEOLコード検出信号が出
力されたなら、EOLアドレスDMA回路２によるEOLコード
のアドレスのDMA転送が終了するのを待ってから、下位
バイトをEOLコード検出テーブル11へ入力し、クロック
を出力する。

尚、以上のような制御を行なうセレクト信号をEOLア
ドレスDMA回路２に対しても出力することにより、その
時点で上位バイトの探索を行なっているのか、下位バイ
トなのかを通知する。

EOLアドレスDMA回路２は、このセレクト信号とアドレ
ス補正信号とを、アドレスの補正の際、参照する。

次に、EOLアドレスDMA回路の説明を行なう。

第６図にEOLアドレスDMA回路の回路構成図を示す。

アドレス保持カウンタ７は、DMA回路３からバスに対
して出力されるアドレスを保持し、その後EOLコードの
先頭のアドレスに補正するためのカウンタであり、アッ
プ・ダウン用のカウンタで構成する。

アドレスの補正は制御回路30から出力されるアドレス
補正クロック31の制御により、アドレスをカウントアッ
プまたはダウンさせることにより行なう。

補正したアドレスは、タグビットと共にEOLアドレス
テーブル６の内容としてデータバスへ出力される。

制御回路30はEOLアドレステーブル６を作成するため
のDMA転送の制御と、アドレス保持カウンタ７に保持し
たアドレスをEOLコードの先頭のアドレスに補正するた
めのアドレス補正クロック31の制御を行なう。

EOLアドレステーブル６を作成するためのDMA転送は、
EOLコード検出回路１から出力されるEOLコード検出信号
がオンになったら、即ちEOL＋タグが検出されたら、ア
ドレス保持カウンタ７に保持したアドレスをEOLコード
の先頭のアドレスに補正した後、そのアドレスとタグビ
ットをメモリへ転送する。

アドレスの補正は、EOL＋タグが３バイトにわたって
存在したのか２バイトであったのかを表すアドレス補正
信号と、EOL＋タグが上位バイトで検出されたのか下位
バイトであるのかを表すセレクト信号とを参照して、ア
ドレス保持カウンタ７に保持されたアドレスを、アドレ
ス補正クロック31の制御によりカウントアップ、または
カウントダウンすることにより行なう。

その際の制御は、アドレスの値に関わらず、アドレス
補正信号とセレクト信号とにより一意的に定まる。第７
図に、圧縮データ中のEOL＋タグの位置によるアドレス
補正クロックによる制御を示す。

“保持されるアドレス”はEOL＋タグが検出されたと
き、アドレス保持カウンタ７に保持されるアドレスであ
る。

尚、データ幅が２バイトであるためアドレスは偶数番
地、即ち上位バイトのアドレスが常に保持される。

“先頭のアドレス”は、EOLコードの先頭のアドレス
であり、EOLアドレステーブル６に格納されるべきアド
レスである。

そして制御回路30は、EOL＋タグが検出されたのが上
位バイトであるか、下位バイトであるかをセレクト信号
で、EOL＋タグが３バイトにわたって存在していたの
か、２バイトであったのかをアドレス補正信号がそれぞ
れ“1"または“0"であることで確認し、それに応じてア
ドレス補正クロック31の制御によりアドレス保持カウン
タ７をカウントアップ、またはダウンする。

この制御により、“保持されるアドレス”が“先頭の
アドレス”へ補正されることが第７図により確認でき
る。

例えば第７図のグループＡのEOL＋タグの位置では
“保持されるアドレス”が10番地であり、“先頭のアド
レス”が８番地である。

そのとき、セレクト信号が上位バイトを表し、アドレ
ス補正信号が“11"即ちEOL＋タグが３バイトにわたって
存在することを表しているので、アドレス補正クロック
31の制御によりアドレス保持カウンタ７を２カウントダ
ウンする。

その結果、“保持されるアドレス"10番地が“先頭の
アドレス"8番地に補正される。

以下グループＢ〜グループＤは同様の制御を示す。

例外としてグループＥは、EOL＋タグが上位バイトと
下位バイトの両方で検出された場合の下位バイトでの制
御を示す。

（）で表されたEOLコードは、上位バイトにおいて検
出されるEOLコードの位置の例であり、その制御はグル
ープＡの制御と同じである。

この場合、下位バイトの制御は上位バイトの制御の後
行なわれるため、“保持されるアドレス”は上位バイト
の制御によって８番地となっており、“先頭のアドレ
ス”は10番地にするため２カウントアップする。

以上、データバスが２バイト幅の場合について説明を
行なったが、データバスが１バイト幅の場合でも本発明
は実現可能であり、その場合EOL検出テーブル11への圧
縮データの入力と、ブロック制御回路19の制御と、アド
レス補正の制御等が異なってくるが、基本的な回路構成
は同じである。

以下、外部記憶装置からメモリへ、実際の圧縮データ
を転送する際の実施例の回路の動作を具体的に説明す
る。

ここで、システムのメモリ幅、データバス幅共に２バ
イトであるものとする。

第８図はメモリ上へ格納された圧縮データを具体的な
データとして表したものである。これは、外部記憶装置
４からDMA回路３によりメモリ５上へ、アドレス100番地
から順次転送されたものであって、図中○で囲まれたデ
ータはEOLコードであり、６個（図中100〜105）存在す
る。この６個のEOLコードの先頭のアドレスと、タグビ
ットの情報とを、EOLアドレステーブル圧縮データの転
送と同時に作成する。この場合のEOLアドレステーブル
６の内容は第９図のようになり、第８図のそれぞれのEO
Lコードとは、100′〜105′の番号で対応している。

次に第10図は第８図に示した圧縮データを転送する際
の本回路の各々の信号の値を示したもので、110〜129は
それぞれ圧縮データを示している。

“転送圧縮データ”は、DMA回路３によりメモリ５へ
転送される圧縮データであり、２バイトずつ転送され
る。

“アドレス”は、“転送圧縮データ”が格納されるメ
モリ側のアドレスであり、転送の際DMA回路３からバス
へ出力される。２バイトずつデータが転送されるため、
“アドレス”は常に上位バイトのアドレスが出力され
る。

“入力圧縮データ”は、セレクト信号によるマルチプ
レクサ16の制御によりEOLコード検出テーブル11へ入力
される圧縮データであり、１回の“転送圧縮データ”の
転送につき、上位バイト、下位バイトがそれぞれが順番
に入力され、EOL＋タグの検出の対象となる。

“０の個数”は、“入力圧縮データ”と共にEOL検出
テーブル11へ入力されるものであり、直前の圧縮データ
の０の個数（２進数にて表示）や、その他のフラグを表
している。

“セレクト信号”は、“転送圧縮データ”の上位バイ
トを“入力圧縮データ”とすること“0"で表し、下位バ
イトを“1"で表している。

“EOLコード検出信号”は、現在入力している“入力
圧縮データ”においてEOL＋タグが検出されたことを
“1"で、検出されなかったことを“0"で表している。

“アドレス補正信号”は、検出されたEOL＋タグが２
バイトにまたがって存在していたことを“0"で、３バイ
トであったことを“1"で表している。

“タグビット”は、検出されたEOLコードの直後の１
ビットの値をそのまま表示している。

“アドレス補正信号”及び“タグビット”は、EOL＋
タグが検出されないときは意味がないため、それを
“−”で表している。

“先頭のアドレス”は、検出されたEOLコードの先頭
のアドレスであり、アドレス保持カウンタ７に保持した
“アドレス”を補正して求める。

そして、この中の“タグビット”と“先頭のアドレ
ス”とをEOLアドレステーブル６の内容として、EOLアド
レスDMA回路２によりメモリ５に作成する。

尚、第10図におけるEOL＋タグが検出されたときのそ
の位置と、“セレクト信号”、“アドレス補正信号”、
及び“アドレス”から“先頭のアドレス”への変化の仕
方は、第７図において説明されているものと一致する。

次に第11図にタイムチャートを示す。

ここで“制御信号”は、DMA回路３が圧縮データの転
送の際、バスへ対して出力するものであり、“1"の間が
メモリ５への圧縮データの転送のサイクルである。

“転送圧縮データ”は第10図におけるものと同意であ
り、図中の番号は第10図の番号と対応している。即ち、
各々のサイクルでは、第10図の番号に対応するデータが
メモリ５へ転送される。

“アドレス”も第10図におけるものと同意であり、図
中の数字は第10図に記した転送先のメモリのアドレスで
ある。

“入力圧縮データ”も第10図におけるものと同意であ
る。

１回の圧縮データの転送のサイクルの中で、上位バイ
ト下位バイトの順で２回続けてEOLコードの検出を行な
っている。ただし、上位バイトでEOL＋タグが検出され
たときは、EOLアドレステーブル６の作成のためのDMA転
送が終了するまで、マルチプレクサ16内のレジスタ17に
保持された下位バイトの圧縮データを出力し続ける。

“0"の個数も第10図のものと同意であり、データの値
は第10図におけるものと番号で対応する。

“セレクト信号”も第10図におけるものと同意であ
り、“1"の値の間は、“入力圧縮データ”が下位バイト
に切りかわっている。

“クロック”はEOL検出テーブル11の出力をレジスタ1
8に保持するタイミングで出力される。

レジスタ17に保持される“EOLコード検出フラグ12"、
“アドレス補正フラグ13"、“タグビット14"、及び“０
の個数"15の４種のデータは、このクロックの立ち上が
りでそれぞれ変化する。

“EOLコード検出信号”、“アドレス補正信号”、
“タグビット”は第10図におけるものと同意であり、そ
れぞれのタイミングに従って示している。

“アドレス保持カウンタ7"は、DMA回路３により圧縮
データが転送されると、その際出力されるアドレスを保
持し、EOL＋タグが検出されたならアドレス補正クロッ
ク31の制御により、EOLコードの先頭のアドレスに補正
される。補正されたアドレスは、EOLアドレステーブル
の内容として“タグビット”と共にメモリ５上へ転送さ
れる。

“EOLアドレスのDMA転送”は、EOLアドレスDMA回路２
による、EOLアドレステーブル６作成のためのDMA転送の
サイクルを表し、“アドレス保持カウンタ７のアドレ
ス”の値と“タグビット”とが、このサイクルでメモリ
５上へ格納される。その番号（100〜105）は、第９図で
の番号と対応し、第９図のEOLアドレステーブルのそれ
ぞれのデータは、第11図に示すサイクルでメモリ上に作
成される。

以下、第11図（ａ）〜（ｃ）に示す130〜141のタイミ
ングに従って更に詳細な動作の説明を行なう。

「タイミング130」 DMA回路３が、制御信号を“1"にし、“転送圧縮デー
タ110"、及び100番地の“アドレス”をバスへ出力し、
圧縮データのDMA転送を開始する。

ここで、“０の個数”を示す情報は110であり、それ
は第10図によれば“0000"で０個であるが、これは初期
値である。

アドレス保持カウンタは、この時、DMA回路３が出力
したアドレス（100番地）を保持する。

「タイミング131」 DMA回路３がDMA転送を開始し、“入力圧縮データ”の
上位バイト（110）、及び“０の個数”（110）がそれぞ
れEOL検出テーブル11へ入力されたので、EOL＋タグの検
出を行なうためにクロック制御回路19はクロックを出力
し、EOL検出テーブル11から出力された４種のデータ
（“EOLコード検出信号”、“アドレス補正信号”、
“タグビット”、及び“０の個数”）をレジスタ18に保
持する。それにより、“０の個数”は110の圧縮データ
の中の０の個数である111に変化する（即ち、110の圧縮
データは、第10図によるとすべて“0"であるため、“０
の個数”は111の“1000"（８個）を表示する）。尚、EO
L＋タグは検出されないため、“EOLコード検出信号”は
“0"のままであり、“アドレス補正フラグ”、及び“タ
グビット”は不定のままである。

「タイミング132」 “転送圧縮データ”の上位バイト（110）の検出が終
了したため、セレクト信号を“1"にし、“入力圧縮デー
タ”を110から111へと切り換え、下位バイト（110）の
検出のため準備を行なう。

「タイミング133」 “入力圧縮データ”が111のデータになり、“０の個
数”も111となったため、クロックを再度出力する。

“０の個数”が、111における圧縮データの中の“０
の個数”である112へと変化する。

ここで、“EOLコード検出信号”が“1"となり、EOL＋
タグが検出され、それに伴い、“アドレス補正信号”が
“0"に“タグビット”が“1"に確定する。

「タイミング134」 タイミング133においてEOL＋タグが検出されたので、
EOLアドレスDMA回路２はEOLアドレステーブル６作成の
ためのDMA転送を開始する。ここでは、第９図の100に対
応するエントリが作成される。転送されるデータは、第
11図の“タグビット”（値は“1"）と、“アドレス保持
カウンタ７のアドレス”（“100"）であり、これらの値
は第９図に示す値と一致している。

尚、ここで検出されたEOL＋タグの位置は、第７図に
おけるグループＤのデータの位置のグループになるので
アドレス保持カウンタ７の補正は行なわれていない。

「タイミング135」 タイミング100のEOLアドレステーブル６の作成のため
の、DMA転送サイクルが終了したので、DMA回路３は新た
な圧縮データの転送を開始する。この後、112及び114の
圧縮データをメモリへ転送するが、EOL＋タグは検出さ
れないので説明は省略する。

「タイミング136」 DMA回路３は116の圧縮データの転送を開始する。この
サイクルの上位バイトにおいてEOL＋タグが検出される
が、130からのサイクルでは下位バイトにて検出されて
いたのに対し動作が異なるので以下にて説明する。

「タイミング137」 “入力圧縮データ”、“０の個数”共に116のデータ
となり、クロックを出力する。ここでEOL＋タグが検出
され、“EOLコード検出信号”が“1"となる。

「タイミング138」 上位バイトにてEOL＋タグは検出されているのだが、
“セレクト信号”は、この時点で既に“1"となり、“入
力圧縮データ”として下位バイトの117を選択する。

「タイミング139」 “セレクト信号”が“1"であることにより、下位バイ
ト117が“入力圧縮データ”となっていたが、この時点
でDMA回路３のサイクルが終了し、“転送圧縮データ”
がDMA回路から出力されなくなってしまう。しかし、上
位バイトにて検出されたEOLコードのEOLアドレステーブ
ル６作成のためのサイクルが終了しておらず、下位バイ
トの検出はそれが終了してから行なうため、“入力圧縮
データ”にはマルチプレクサ16内のレジスタ17に保持さ
れた下位バイト（117）のデータが出力され続ける。

「タイミング140」 この時点で、上位バイト（116）にて検出されたEOLコ
ードのEOLアドレステーブル６の作成のためのサイクル
が開始される。この場合のEOL＋タグの位置は、第７図
のＡのグループに相当するため、アドレス保持カウンタ
７のアドレスは２ダウンし、“106"から“104"へと変化
している。“タグビット”の値は、“0"であり、これら
は、第９図の101に示す値と一致している。

「タイミング141」 ここで、上位バイトにて検出されたEOLコードのEOLア
ドレステーブル６作成のサイクルが終了したので、保留
してあった117の圧縮データの検出のためクロックの出
力が行なわれる。

以上のようなタイミングで、上位バイトにてEOL＋タ
グが検出されたときの一連のサイクルが行なわれる。こ
の場合、下位バイト117にてEOL＋タグは検出されなかっ
たが、もし検出された場合はそのためのEOLアドレステ
ーブル６作成のサイクルが続けて行なわれる。

このようにして、以降同じような動作を行ない、EOL
アドレステーブル６をメモリ５上へ作成していく。

［発明の効果］ 以上、説明したように、本発明によれば圧縮データの
DMA転送と同時にメモリ上にEOLアドレステーブルをソフ
トウェアの介入なしに迅速に作成することができる利点
がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はEOL
コード検出回路の回路構成図、第３図はEOLコードとタ
グビットの検出について説明する図、第４図はアドレス
補正フラグについて説明する図、第５図はクロック制御
回路の動作を示すタイミングチャート、第６図はEOLア
ドレスDMA回路の構成を示す図、第７図はアドレス補正
について説明する図、第８図はメモリ上の圧縮データの
例を示す図、第９図はアドレステーブルの例を示す図、
第10図は圧縮データを転送する際の各信号の値の例を示
す図、第11図はアドレステーブル作成のタイミングチャ
ート、第12図は従来のEOL検出について説明する図、第1
3図はEOLアドレステーブルの例を示す図である。 １……EOLコード検出回路、２……EOLアドレスDMA回
路、３……DMA回路、４……外部記憶装置、５……メモ
リ、６……EOLアドレステーブル、７……アドレス保持
カウンタ、８……CPU、９、10、20、21、25〜27……圧
縮データ、11……EOL検出テーブル、12……EOLコード検
出フラグ、13……アドレス補正フラグ、14、23……タグ
ビット、15……“0"の個数、16……マルチプレクサ、1
7、18……レジスタ、19……クロック制御回路、22、100
〜105……EOLコード、24……EOL＋タグ、28、29……デ
ータのグループ、30……制御回路、31……アドレス補正
クロック、110〜129……データ、130〜138……タイミン
グ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】圧縮されたデジタルデータから、EOLコー
   ドを検出して、メモリ上にアドレステーブルを作成する
   回路であって、 DMA回路によって、外部記憶装置からメモリへ転送され
   る圧縮データの中からEOLコードを検出する手段を有
   し、転送中の該圧縮データと、該圧縮データを転送する
   際にDMA回路からバスに対して出力される制御信号とか
   らEOLコードが検出されたことを示すEOLコード検出信号
   と、 該検出されたEOLコードの先頭アドレスへの補正量を示
   すアドレス補正信号と、 該検出されたEOLコードのバイト位置を示すセレクト信
   号と、 該検出されたEOLコードに続くタグビットとを出力するE
   OLコード検出回路と、 前記DMA回路が、圧縮データをメモリへ転送する際、バ
   スに対して出力するアドレスを入力し、それを保持して
   おくアドレス保持カウンタを有すると共に、 前記EOLコード検出回路より出力されるEOLコード検出信
   号、アドレス補正信号、タグビット、及びセレクト信号
   をそれぞれ入力する回路を有し、転送中の圧縮データの
   中にEOLコードが検出されたとき、前記アドレス保持カ
   ウンタに保持したアドレスを、アドレス補正信号とセレ
   クタ信号とを基に検出されたEOLコードの先頭が位置す
   るアドレスに補正した後、該アドレスとタグビットとを
   メモリへDMA転送しEOLアドレステーブルを作成する、EO
   Lアドレス−DMA回路とを設けたことを特徴とするEOLア
   ドレステーブル作成回路。