JPS5998274A - 画像デ−タ符号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は画像データ符号化装置、詳しくは画像読取装置
等で読取った２値化１次元画像データをコンピュータの
メモリ等に記憶させるための画像データ符号化装置に関
する。

画像データの冗長度抑圧符号化方式はファクシミリ分野
で規格化され一般に用いられている。しかし、この符号
化方式はコンピュータのメモリ或いは磁気ディスク等の
補助記憶装置に記憶又は蓄積させるためには各符号長が
異なるので適切な方式とは言えない。

本発明は、画像データをコンピュータのメモリ等に記憶
させるために好適な画像データ符号化装置を提供しよう
とするものであり、さらには、種々のコンピュータに接
続可能な画像データ符号化装置を提供することを目的と
する。

上述の目的は、符号化を単位符号長が一定になるランレ
ングス分割符号化方式でおこなうとともに符号化された
信号を１以上の単位符号長のブロック毎にパラレルデー
タとして出力することにより達成される。

コンピュータの語長は４．８．１６ビツトと４の整数倍
のビットをもつことが多く、符号化の単位符号長が一定
のランレングス分割符号化方式がコンピュータの接続に
Ｊｉ好適である。ランレングス分割符号化は、２進化さ
れた白黒ランレングスを一定ビツト毎に分割してブロッ
クとし、このブロックに白黒判定用のフラグビットを付
加しておこなうが、ｌ　ｍｍ当り１０画素程度の画像読
取を考えるとランレングスを３ビツトずつに分割しこれ
にフラグビットを１ビツト付加するのが最適と考えられ
る。これを例えば７ビツトずつに分割しておこなうと圧
縮効率が悪化する。

また、出力するパラレルデータのビット数は簡単に変更
できるので、接続するコンピュータの語長或いは多重バ
イト処理のコンピュータであれば語長に多重度を乗じた
数に適合させればよい。

より具体的には、前記目的は２値化された１次元画像デ
ータのランレングスを２進ランレングスカウンタでカウ
ントし、該ランレングスカウンタの出力を最下位ビット
から３ビツトずつのブロックに分割するとともに各ブロ
ックに白黒判別用のフラグビットを１ビツト付加してパ
ラレルインの転送バンファに人力し、該転送バッファか
ら１以上のブロック毎にパラレルデータとして出力する
画像データ符号化装置によって達成される。

出力ビツト数の変更は、転送バッファをパラレルインシ
リアルアウトの第１シフトレジスタとシリアルインパラ
レルアウトの第２シフトレジスタとで構成し、この第２
シフトレジスタを、接続するコンピュータに合せて交換
するようにすればよい。

また、転送バッファとしてマルチプレクサを用いる場合
はレジスタの増設等で対応することができる。

以下、本発明の実施例を図面を用いて説明する。

第１図は本発明実施例の一例を示す回路図であり、（１
）はＣＣＤ等のラインイメージセンサと駆動回路、及び
その出力を２値化する回路を含む読取回路である。読取
回路（１）はラインバッファ（２）と接続されており、
読取られた１ライン分の２値化画像データはクロック回
路（３）からのクロ７クパルスを転送パルスとしてライ
ンバッファ（２）に転送される。ラインバッファ（２）
には同じクロックパルスが第１制御回路（４−１）を介
して入力されており番地付けをおこなう。

ラインバッファ（２）に貯えられた画像データは第２制
御回路（４−２）からのクロックパルスに応じて順次変
化検出回路（５）に送られ、変化検出回路（５）は日出
力か続く間は１０」を、思出力が続く間は１１ヨを出力
するとともに１ライン終了時にはその時の状態を反転し
た出力を出し、また白黒が反転したとき及び１ライン終
了時に制御信号を第２制御回路（４−２）と第３制御回
路（４−３）に送る。

第２制御回路（４−２）からラインバッファ（２）に供
給されるクロックパルスはまた１２ヒツトのランレング
スカウンタ（６）にも供給されており、ランレングスカ
ウンタ（６）はこのクロックパルスを２進カウントする
１、このクロックパルスは変化検出回路（５）から制御
ｊ信号が発せられるまで供給されるのでランレングスカ
ウンタ（６）は結局白又黒のランレングスをカウントし
たことになる。

２進ランレングスカウンタ（６）は転送バッファ（７）
を構成する１６ビツトパラレルインシリアルアウトの第
１シフトレジスタ（７ａ）と接続される。

そして、第１シフトレジスタ（７ａ）は８ビツトシリア
ルインパラレルアウトの第２シフトレジスタ（７ｂ）に
接続される。この詳細を第２図に示すに、ランレングス
カウンタ（６）の出力端子は最下位から３ビツトずつに
分割されて第１シフトレジスク（７ａ）の第４．８．１
２．１６番目の端子をとはした残りの各端子に順次接続
されており、第４．８．１２．１６番端子には変化検出
回路（５）の白又は思出力が入力される。このように第
１シフトレジスタ（７ａ）にランレングスカウンタ（６
）の２進数を３ビツトずつに分割して入力しその間に変
化検出回路（５）からのフラグビットを押入することに
よりランレングス分割符号化が２こなわれる。

ここで本発明で用いられるランレングス分割符号化方式
を用いた符号を表−１に示す。

表−１においてＸは白黒判別用のフラグビットであり、
白のときｒＩＪ１黒のときｒ□、とじている。

表より明らかなはうに１データフロツクで７．２データ
ブロツクで６３．３データブロツクで５１１．４データ
ブロツクで４０９５までのランレングスを表現できる。

また、各ラインの終了時にはエンドオブライン符号ＥＯ
Ｌとしてランレングスを表わす符号では絶対出現しない
４データブロツクの００００を定義する。

第２図に戻って、第１シフトレジスタ（７ａ）で符号化
ができると、いくつのデータブロックができたか検出し
、それに応じて４．８．１２．１６のクロックパルスが
第１シフトレジスタ（７ａ）に与えられて第２シフトレ
ソスタ（７１））に信号を転送する。

この際、第２シフトレジスタ（７ｂ）は８ビツトで構成
されており、２データブロツクが蓄えられた時点でコン
ピュータにハンドシェーク転送を行なう。

■ブロック残った場合は次のデータができるまで待ち、
次のデータの１番目のチータブロックと共に転送する。

以上の構成の回路の動作を第３図のフローチャートと第
４図のタイムチャートを用いて説明する。

第４図に示す例は２０４８画素のラインイメージセンサ
からの出力を２値化したもので、４９８画素の出出力、
４２７画素の思出力、１１２３画素の出出力からなる画
像データＤの処理を示すものである。

この画像データＤはライン同期パルス９６１の発生によ
って読取回路（１）からラインバッファ（２）に１ライ
ン分転送される（ステップ■■）。この制御は第１制御
回路（４−１）がおこない、２０４８のクロックパルス
ＣＫＩがラインバッファ（２）に与えられる。

次ニ、ラインバッファ（２）のデータを１ビツトずつ変
化検出回路（５）に送って１つ前のビットに対して変化
したかどうかの判定をおこなう（ステップ■）。この制
御は第２制陣回路（４−２）がおこない、変化を検出す
るまで又は１ライン分終了するまでクロックパルスＣＫ
２をラインバッファ（２）とランレングスカウンタ（６
）に供給する。

ステップ■で変化がない場合はランレングスカウンタ（
６）がクロックパルスＣＫ’２をカウントしくステップ
■）、ステップ■を介してステップ■に戻り、変化を検
出するまでこれを繰り返す。ステップ■で変化が検出さ
れると、クロックパルスＣＫ２は停止し、ステップ■で
ランレングスカウンタ（６）の２進カウント出力を第１
シフトレジスタ（７ａ）で符号化しシリアル動作に切換
え、ステ・７プ■でランレングスカウンタ（６）をリセ
ットし、ステップ■で第１シフトレジスタ（７ａ）のデ
ータを第２シフトレジスタ（７ｂ）に転送する。そして
ステップ■で第２シフトレジスタ（７ｂ）に８ビツトの
データが入った事を確認し、ＹＥＳ　１１らはデータを
コンピュータにハンドシェーク転送する。もし、ステッ
プ■でＮＯならば、ステップ■に移行して次のデータの
処理をおこない、次の符号化データの最初の４ビツトと
残ったデータを一緒にしてコンピュータに転送する。

上記のステップ■からステ・ノブ［相］゛の部分のタイ
ムチャートは一部拡大して示してあり、第４図において
Ｐ／ｓは第１シフトレジスタ（７ａ）のノｆラレルシリ
アル切換信号で“Ｈ″のときパラレレレ動作、Ｌ″のと
きシリアル動作に切換える制御をおこなう。

パラレルシリアル切換信号Ｐ／ｓが“Ｌ“になると第３
制御回路（４−３）からクロックパルスＣＫ３が第１シ
フトレジスタ（７ａ）に与えられるっ最初の４９８画素
の日出力のランレングス分割符号化出力は、 であり、３ブロツクなので、前記クロンクパルスＣＫ３
として８パルスが与えられ、下位の２ブロツクを第２シ
フトレジスタ（７ｂ）に転送する。この転送が終了する
と第３制御回路（４−：３）はコンピュータにデータレ
ディ信号Ｄ　Ｒを送って下位の２ブロツク分をハンドシ
ェーク転送する。コンピュータはデータを受取るとアク
ノリッジ信号ＡＣＫを送り、第３制御回路（４−３）は
これを受取ると残りの１ブロツクを第２シフトレジスタ
（７ｂ）に送るために４パルスのクロックを第１シフト
レジスタ（７ａ）に与える。しかし、ここで第２シフ；
・レジスタ（７ｂ）には８ビツトそろっ−Ｃいないので
、次の４２７画素の黒山力の処理をおこない、その最初
の４ビツトデータと一緒にしてコンピュータに送る。

このようにして処理をおこない１ライン分の処理が終了
すると（ステップ■）、エンドオブライン符号ＥＯＬを
出力するために変化検出回路（５）及びランレングスカ
ウンタ（６）をリセットして第１シフトレジスタ（７ａ
）の入力を全てｒＯ」にしたのち、上述したステップ■
■［相］と同じ処理をおこなうステップ■＠０に移行す
る。次にステップθつでスキャン終了かどうか判断しＮ
Ｏならはステップ■に戻って同様の処理を繰返し、ＹＦ
３シりときはステップ［相］でもしデータが第２シフト
レジスタ（７ｂ）に残っていたらこのデータをコンピュ
ータに転送して処理をおわる。

上述の実施例において、次のように変更することも可能
である。即ち、ラインバッファを並列に設は交互に１ラ
インずつ画像信号を読込むように構成すれは、１ライン
分のデータ処理と並行して次のラインを読込んでおくこ
とができ処理の高速化がはかれる。

また、同様にランレングスカウンタと転送バッファを並
列に設け、一方がコンピュータにデータを転送している
とき他方は次の画像データの処理をおこなうようにする
ことも可′能である。

実施例の回路のラインバッファは省略することも可能で
あるが、この画像データ符号化装置の入力側と出力側Ｖ
こバッフ１を持つことによって入力側バッファを画像デ
ータ入力の速さに合わせ、出力側バッファをコンピュー
タに整合させることができ有利である。

以上詳述したように本発明は、２値化された１次元画像
データの白黒ランレングスを２進ランレングスカウンタ
でカウントし、該ランレングスカウンタの出力を最下位
ビットから３ビ・７トずつのブロックに分割するととも
に各ブロックに白黒判別用のフラグピントを１ビツト付
加してパラレルインの転送バッファに入力し、該転送バ
ッフ１から１以上のブロック毎にパラレルデータとして
出力するものであるから、定ビツト並列処理のコンピュ
ータに画像データを記憶させるための画像データ符号化
装置として最適であり、また簡単な回路構成で符号化を
おこなうことができる。

また、パラレルに出力するビット数の変更も簡単である
ので接続するコンピュータに互換性をもたせることがで
きる。

４、　図面の１豹ＩＬθ゛遮哨 第１図は本発明の１実施例を示す回路図、第２図はその
要部回路図、第３図は同実施例のフローチャート、第４
図は同実施例による処理の１例を示すタイムチャートで
ある。

１・・・読取回路 ２・・・ラインノくツファ ３・・・クロック回路 ４−１．４−２．４−３　・・・制御回路５・・・変化
検出回路 ６・・・ランレングスカウンタ ７・・・転送バッファ ？ａ１７ｂ・・・シフトレジスタ 出願人　ミノルタカメラ株式会社 第３図 ５ＴＡＲＴ ■ ■φ・−１？・ ■　デ巧転迭 （１）→（２） ■　　　　　　Ｙ 変化？ ■　　　　　　　■ カラシト　　　　符号化 ■　カウンタ リセット ■　テ゛−夕 （７α）　−（’？　ｂ）

Claims (1)

【特許請求の範囲】
1. １．２値化された１次元画像データの白黒ランレングス
   を２進ランレングスカウンタでカウントし、該ランレン
   グスカウンタの出力を最下位ビットから３ビツトずつの
   ブロックに分割するとともに各ブロックに白黒判別用の
   フラグビットを１ビツト付加してパラレルインの転送バ
   ッファに入力し、該転送バッファから１以上のプロ・・
   ツク毎にパラレルデータとして出力することを特徴とす
   る画像データ符号化装置。