JP3221753B2

JP3221753B2 - 画像読取装置

Info

Publication number: JP3221753B2
Application number: JP33153992A
Authority: JP
Inventors: 大明山中
Original assignee: Toshiba TEC Corp
Current assignee: Toshiba TEC Corp
Priority date: 1992-12-11
Filing date: 1992-12-11
Publication date: 2001-10-22
Anticipated expiration: 2016-10-22
Also published as: JPH06178064A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、イメージスキャナで読
取った画像情報を取扱う画像読取装置に関するものであ
る。

【０００２】

【従来の技術】画像読取装置の一従来例を図４及び図５
に基づいて以下に説明する。まず、この画像読取装置１
では、図４に例示するように、ＣＣＤ(Charge Coupled
Device）からなるイメージセンサ２の情報出力部が増幅
器３と画像処理ＬＳＩ(Large Scale Integrated Circui
t)４とを順次介してＳ／ＰＣ（Serial／Parallel Conve
rtor）５の情報入力部に接続されており、このＳ／ＰＣ
５の情報出力部は画像記憶手段であるＶＲＡＭ(Video R
andom Access Memory)６に接続されている。そして、こ
のＶＲＡＭ６と前記Ｓ／ＰＣ５とには圧縮伸長プロセッ
サ７の情報入力部が接続されており、この圧縮伸長プロ
セッサ７と前記Ｓ／ＰＣ５との制御入出力部にはＤＭＡ
Ｃ(Direct Memory Access Controller）８の制御入出力
部が接続されている。そして、このＤＭＡＣ８の情報入
力部と前記圧縮伸長プロセッサ７の情報入出力部とがバ
ス９を介してＣＰＵ(Central Processing Unit）１０に
接続されており、前記画像処理ＬＳＩ４の制御出力部は
前記イメージセンサ２の制御入力部に接続されている。

【０００３】そこで、この画像読取装置１では、光学的
な画像情報を電気的な画像情報に変換して順次出力する
情報変換手段が前記イメージセンサ２と前記増幅器３と
前記画像処理ＬＳＩ４とで構成されると共に、このよう
な情報変換手段が順次出力する画像情報に対してアドレ
スを設定するアドレス設定手段が前記ＤＭＡＣ８と前記
ＣＰＵ１０とで構成されており、これらアドレス設定手
段のアドレス設定と情報変換手段の情報出力との開始タ
イミングが前記画像処理ＬＳＩ４のシフトパルスで同一
周期に規定されている。

【０００４】なお、この画像読取装置１は、例えば、画
像印刷装置や情報通信装置（共に図示せず）などと組合
わされてファクシミリ装置（図示せず）を構成するよう
になっている。

【０００５】このような構成において、この画像読取装
置１では、原稿の光学的な画像情報を一ライン毎にイメ
ージセンサ２が電気的な画像情報であるＡＳＩＧ(Analo
g Signal）に変換して順次出力すると、これが増幅器３
で増幅されてから画像処理ＬＳＩ４でデジタルのＶＤＡ
ＴＡ(Video Data)に変換される。そして、この画像処理
ＬＳＩ４がシリアルに順次出力するＶＤＡＴＡをＳ／Ｐ
Ｃ５が一時的に保持してパラレルに出力するので、この
ようにパラレル出力されるＶＤＡＴＡをＶＲＡＭ６が順
次記憶する。そこで、このＶＲＡＭ６が順次記憶する一
ラインのＶＤＡＴＡが蓄積されて一画面のＶＤＡＴＡに
なると、例えば、これが圧縮伸長プロセッサ７でＭＨ(M
odified Huffman)コードに変換されるなどして画像印刷
装置による画像複写や情報通信装置による画像伝送など
に利用されることになる。

【０００６】そして、この画像読取装置１では、上述の
ようにＳ／ＰＣ５がパラレル出力するＶＤＡＴＡをＶＲ
ＡＭ６が順次記憶する際、その直前にＣＰＵ１０の制御
に従ってＤＭＡＣ８が設定するアドレスに従ってＶＤＡ
ＴＡはＶＲＡＭ６に格納されるようになっている。

【０００７】さらに、図５に例示するように、画像処理
ＬＳＩ４が出力するＳＨ(Shift Pulse）をトリガとして
イメージセンサ２が一ラインのＡＳＩＧを出力するの
で、これが画像処理ＬＳＩ４でＡ／Ｄ（Analog／Digita
l)変換されてＶＤＡＴＡとなる。そこで、このＶＤＡＴ
ＡをＳ／ＰＣ５が一画素を８ビットとしてパラレル変換
する際、この変換が完了する毎にＳ／ＰＣ５がＤＭＡＣ
８にＤＭＡＲＥＱ(Direct Memory Access Request)を出
力することになる。すると、このＤＭＡＲＥＱを受信し
たＤＭＡＣ８はＳ／ＰＣ５にＤＭＡＡＣＫ(Direct Memo
ry Access Acknowledge)を返信することで、ＤＭＡＣ８
によるＤＭＡ(Direct Memory Access)が開始されてＳ／
ＰＣ５で一画素を８ビットとされたデジタルのＶＤＡＴ
ＡがＶＲＡＭ６に順次格納されることになる。

【０００８】この時、この画像読取装置１では、図示す
るように、画像処理ＬＳＩ４がイメージセンサ２に出力
するＳＨをトリガとしてＤＭＡＣ８がソースアドレスや
ディスティネーションアドレスを予め設定しておくこと
で、このようなアドレスに従ってＳ／ＰＣ５が順次出力
するＶＤＡＴＡがＶＲＡＭ６に格納されることになる。
なお、このようにしてＤＭＡＣ８が順次設定するアドレ
スは、ＲＯＭ（図示せず）内の制御プログラムに従って
動作するＣＰＵ１０のソフトウェア処理によってＤＭＡ
Ｃ８に適宜伝送されるようになっている。また、このよ
うなＤＭＡＣ８が設定したアドレスに従ってＶＤＡＴＡ
をＶＲＡＭ６に格納するＤＭＡの動作時間は、Ｓ／ＰＣ
５が順次出力するＶＤＡＴＡの取りこぼしを防止するた
めにＡＳＩＧの発生時間よりも長めに設定されている。

【０００９】

【発明が解決しようとする課題】上述した画像読取装置
１では、イメージセンサ２や画像処理ＬＳＩ４等からな
る情報変換手段の情報出力と、ＣＰＵ１０やＤＭＡＣ８
等からなるアドレス設定手段のアドレス設定との開始タ
イミングが、画像処理ＬＳＩ４がイメージセンサ２に出
力するＳＨによって同一周期に規定されている。

【００１０】ここで、この画像読取装置１がＢ４判の一
画面を3.0(sec)程度で読取るように設定されているなら
ば、その一ラインの読取時間となるＳＨの発生周期はｔ
＝2.5(msec）程度となる。この場合、Ｂ４判の画面の一
ラインから読取るビット数は2048(bit）などとなるの
で、その伝送速度が1.0(μsec ／bit)程度であるならば
ＳＨの一周期に走査する一ラインのＡＳＩＧの発生時間
は約2.0(msec）となり、これはＳＨの発生周期ｔ＝2.5
(msec）に対して約0.5(msec）しか余裕がないことにな
る。さらに、この画像読取装置１では、前述したように
ＶＲＡＭ６に格納するＶＤＡＴＡの取りこぼしを防止す
るためにＤＭＡＣ８によるＤＭＡの動作時間がＡＳＩＧ
の発生時間よりも長めに設定されているので、このＤＭ
Ａの動作時間のＳＨの発生周期に対する余裕は極めて微
少である。

【００１１】そして、上述のようなＤＭＡはＣＰＵ１０
がＤＭＡＣ８にアドレス等のデータを適宜送信すること
で実行されるが、このＣＰＵ１０は他の処理動作も制御
するようになっているので、これより優先順位が高い処
理動作が割り込まれるとＤＭＡの開始が遅滞することに
なる。すると、このＤＭＡが開始される以前にＳＨの発
生が終了すると、このＳＨをトリガとしているＤＭＡは
実行されないので、図６に例示するように、この場合は
一つのＡＳＩＧに対するＤＭＡが実行されず、ＶＲＡＭ
６に格納される一画面のＶＤＡＴＡから一ラインのＶＤ
ＡＴＡが消失することになる。

【００１２】例えば、上述のようにＳＨをトリガとする
ことなく一定周期でＤＭＡを実行することも考えられる
が、この場合は各種の外乱によってＶＤＡＴＡの発生タ
イミングとＤＭＡの実行タイミングとが変動し、一つの
ＶＤＡＴＡの後半部と次のＶＤＡＴＡの前半部とが一ラ
インのＶＤＡＴＡとしてＶＲＡＭ６に順次格納されるよ
うなことが発生することになる。

【００１３】

【課題を解決するための手段】一ライン毎に光学的な画
像情報を電気的な画像情報に変換して順次出力する情報
変換手段を有し、この情報変換手段が順次出力する画像
情報に対してアドレスを設定するアドレス設定手段を有
し、このアドレス設定手段が事前に設定したアドレス毎
に画像情報を記憶する画像記憶手段を有し、情報変換手
段の情報出力とアドレス設定手段のアドレス設定との開
始タイミングを同一周期に規定した画像読取装置におい
て、アドレス設定手段を複数とし、これらのアドレス設
定手段を一ライン毎に時分割に順次駆動する切替制御手
段を設けた。

【００１４】

【作用】一ライン毎に光学的な画像情報を情報変換手段
が電気的な画像情報に変換して順次出力し、この画像情
報に対してアドレス設定手段が事前に設定したアドレス
毎に画像記憶手段が画像情報を記憶する際、複数のアド
レス設定手段を一ライン毎に切替制御手段が時分割に順
次駆動する。

【００１５】

【実施例】本発明の一実施例を図１ないし図３に基づい
て説明する。なお、従来例として前述した画像読取装置
１と同一の部分は同一の名称及び符号を用いて詳細な説
明は省略する。

【００１６】まず、この画像読取装置１１では、図１に
例示するように、ＣＣＤからなるイメージセンサ２の情
報出力部が増幅器３と画像処理ＬＳＩ４とを順次介して
Ｓ／ＰＣ１２の情報入力部に接続されており、このＳ／
ＰＣ１２の情報出力部は画像記憶手段であるＶＲＡＭ６
に接続されている。そして、このＶＲＡＭ６とＳ／ＰＣ
１２とには圧縮伸長プロセッサ７の情報入力部が接続さ
れており、この圧縮伸長プロセッサ７の制御入出力部に
はＤＭＡＣ１３の制御入出力部が接続されている。さら
に、このＤＭＡＣ１３の情報入力部と圧縮伸長プロセッ
サ７の情報入出力部とはバス９を介してＣＰＵ１４に接
続されており、画像処理ＬＳＩ４の制御出力部はイメー
ジセンサ２の制御入力部に接続されている。

【００１７】そして、この画像読取装置１１では、図２
に例示するように、前記ＤＭＡＣ１３のアドレス設定手
段である二個のチャンネル１５，１６の情報入出力部に
切替制御手段であるセレクタ回路１７を介してＳ／ＰＣ
１２の情報入出力部が接続されており、前記セレクタ回
路１７が前記ＤＭＡＣ８の二個のチャンネル１５，１６
を時分割に順次駆動するようになっている。

【００１８】さらに、前記Ｓ／ＰＣ１２のＤＭＡＲＥＱ
の出力部は前記セレクタ回路１７内で二つに分割されて
各々前記ＤＭＡＣ１３のチャンネル１５，１６にアンド
ゲート１８，１９を介して接続されており、これらのア
ンドゲート１８，１９の他の入力端子は一方にインバー
タ２０を介してＦＦ(Flip Flop）回路２１の出力端子に
接続されている。ここで、このＦＦ回路２１の出力端子
は一つの入力端子にフィードバック接続されており、他
の入力端子にはＳ／ＰＣ１２のＥＮＤパルスの出力部が
接続されている。また、前記ＤＭＡＣ１３のチャンネル
１５，１６のＤＭＡＡＣＫの出力部は前記セレクタ回路
１７内で一個のノアゲート２２の二つの入力端子に接続
されており、このノアゲート２２の出力端子がＳ／ＰＣ
１２の入力部に接続されている。

【００１９】そこで、この画像読取装置１１では、光学
的な画像情報を電気的な画像情報に変換して順次出力す
る情報変換手段がイメージセンサ２と増幅器３と画像処
理ＬＳＩ４とで形成されており、このような情報変換手
段が順次出力する画像情報に対してアドレスを設定する
アドレス設定手段が前記ＤＭＡＣ１３のチャンネル１
５，１６で形成されている。そして、このＤＭＡＣ１３
のチャンネル１５，１６を交互に駆動する切替制御手段
が前記セレクタ回路１７で形成されており、このセレク
タ回路１７が駆動するＤＭＡＣ１３のチャンネル１５，
１６のアドレス設定と情報変換手段の情報出力との開始
タイミングが同一周期に規定されている。

【００２０】なお、この画像読取装置１１は、例えば、
画像印刷装置や情報通信装置（共に図示せず）などと組
合わされてファクシミリ装置（図示せず）を形成するよ
うになっている。

【００２１】このような構成において、この画像読取装
置１１では、原稿の光学的な画像情報を一ライン毎にイ
メージセンサ２が電気的な画像情報であるＡＳＩＧに変
換して順次出力すると、これが増幅器３で増幅されてか
ら画像処理ＬＳＩ４でデジタルのＶＤＡＴＡに変換され
る。そして、この画像処理ＬＳＩ４がシリアルに順次出
力するＶＤＡＴＡをＳ／ＰＣ１２が一時的に保持してパ
ラレルに出力するので、このようにパラレル出力される
ＶＤＡＴＡをＶＲＡＭ６が順次記憶する。そこで、この
ＶＲＡＭ６が順次記憶する一ラインのＶＤＡＴＡが蓄積
されて一画面のＶＤＡＴＡになると、例えば、これが圧
縮伸長プロセッサ７でＭＨコードに変換されるなどして
画像印刷装置による画像複写や情報通信装置による画像
伝送などに利用されることになる。

【００２２】そして、この画像読取装置１１では、上述
のようにＳ／ＰＣ１２がパラレル出力するＶＤＡＴＡを
ＶＲＡＭ６が順次記憶する際、その直前にＤＭＡＣ１３
が設定するアドレスに従ってＶＤＡＴＡはＶＲＡＭ６に
格納されるようになっている。

【００２３】そして、図３に例示するように、画像処理
ＬＳＩ４が出力するＳＨをトリガとしてイメージセンサ
２が一ラインのＡＳＩＧを出力するので、これが画像処
理ＬＳＩ４でＡ／Ｄ変換されてＶＤＡＴＡとして出力さ
れる（情報出力）。そこで、このＶＤＡＴＡをＳ／ＰＣ
１２が一画素を８ビットとしてパラレル変換する際、こ
の変換が完了する毎にＳ／ＰＣ１２がセレクタ回路１７
にＤＭＡＲＥＱを出力することになる。

【００２４】すると、このセレクタ回路１７では、事前
にＦＦ回路２１が高低を選択しているＳＥＬ(Select Si
gnal)によって二個のアンドゲート１８，１９の一方が
選択的にスルーとなっているので、これらのアンドゲー
ト１８，１９の一方からＤＭＡＣ１３のチャンネル１
５，１６の一方にＤＭＡＲＥＱであるＤＲＥＱ０，１が
選択的に出力されることになる。そして、このＤＲＥＱ
０，１を受信したＤＭＡＣ１３のチャンネル１５，１６
はセレクタ回路１７にノアゲート２２を介してＳ／ＰＣ
１２にＤＭＡＡＣＫを返信するので、このＤＭＡＡＣＫ
の送信後にＤＭＡＣ１３がチャンネル１５，１６の一方
のアドレスを設定して（アドレス設定）ＤＭＡが開始さ
れてＳ／ＰＣ１２で一画素を８ビットとされたデジタル
のＶＤＡＴＡがＶＲＡＭ６に順次格納されることにな
る。

【００２５】この時、この画像読取装置１１では、上述
のようにＶＲＡＭ６に格納されるＶＤＡＴＡの出力をＳ
／ＰＣ１２が完了すると、このＳ／ＰＣ１２はセレクタ
回路１７にＥＮＤパルスを出力するようになっている。
すると、このＥＮＤパルスが入力されたセレクタ回路１
７のＦＦ回路２１はＳＥＬの高低が切替わるので、この
ＳＥＬの高低に従って二個のアンドゲート１８，１９の
一方が選択的にスルーとなる。そこで、このようにして
選択的に開放されたアンドゲート１８，１９に直結され
ているＤＭＡＣ１３のチャンネル１５，１６にＳ／ＰＣ
１２のＤＲＥＱ０，１が選択的に伝送されるので、この
ＤＲＥＱ０，１を受信したＤＭＡＣ１３の一方のチャン
ネル１５，１６のアドレスに従ってＶＤＡＴＡがＶＲＡ
Ｍ６に格納されることになる。

【００２６】そして、この画像読取装置１１では、上述
のようにＤＭＡＣ１３のチャンネル１５，１６の一方が
セレクタ回路１７によって選定されている際、他方のチ
ャンネル１５，１６にＣＰＵ１４がアドレスを設定して
（図３中のソフト設定）おくようになっている。なお、
このようにして設定するアドレスは、ＲＯＭ内の制御プ
ログラムに従って動作するＣＰＵ１４のソフトウェア処
理によってＤＭＡＣ１３のチャンネル１５，１６に適宜
伝送されるようになっている。また、このようなＤＭＡ
Ｃ１３のチャンネル１５，１６が設定したアドレスに従
ってＶＤＡＴＡをＶＲＡＭ６に格納するＤＭＡの動作時
間は、Ｓ／ＰＣ１２が順次出力するＶＤＡＴＡの取りこ
ぼしを防止するためにＡＳＩＧの発生時間よりも長めに
設定されている。

【００２７】そして、この画像読取装置１１では、上述
のようにＤＭＡＣ１３のチャンネル１５，１６にアドレ
ス等のデータを適宜送信するＣＰＵ１４が他の処理動作
も制御するようになっているので、これより優先順位が
高い処理動作が割り込まれると、この処理動作を完了し
てからＣＰＵ１４はＤＭＡＣ１３のチャンネル１５，１
６にＤＭＡ用のアドレス等を送信することになる。この
時、このＤＭＡＣ１３は、チャンネル１５，１６の一方
がＣＰＵ１４からアドレスを受信すると共に他方が事前
に蓄積したアドレスを出力してＤＭＡを実行するので、
ＣＰＵ１４の処理動作が遅滞してもＤＭＡの実行には影
響しないようになっている。

【００２８】しかも、この画像読取装置１１では、上述
のようなＤＭＡＣ１３のチャンネル１５，１６の切替え
がハードウェアであるセレクタ回路１７によって強制的
に実行され、これにＣＰＵ１４のソフトウェアが関与す
ることがないので、上述のようにしてＣＰＵ１４の処理
動作が遅滞してもＤＭＡＣ１３のチャンネル１５，１６
の切替えに悪影響が生じることもない。

【００２９】つまり、この画像読取装置１１では、ＤＭ
ＡＣ１３にアドレスを適宜送信するＣＰＵ１４に他の処
理動作が割り込まれてもＤＭＡが確実に開始されるの
で、ＶＲＡＭ６にＶＤＡＴＡが確実に格納されることに
なり、画像読取の性能向上に寄与することができる。

【００３０】ここで、この画像読取装置１１がＢ４判の
一画面を3.0(sec)程度で読取るように設定されているな
らば、その一ラインの読取時間となるＳＨの発生周期は
ｔ＝2.5(msec）程度となる。この場合、Ｂ４判の画面の
一ラインから読取るビット数は2048(bit）などとなるの
で、その伝送速度が1.0(μsec ／bit)程度であるならば
ＳＨの一周期に走査する一ラインのＡＳＩＧの発生時間
は約2.0(msec）となる。そして、この画像読取装置１１
では、ＤＭＡＣ１３のチャンネル１５，１６が選択的に
ＤＭＡを実行するので、これはＳＨの発生周期ｔ＝2.5
(msec）の二倍の時間中に一つのＡＳＩＧを処理すれば
良いことになり、その余裕は２×2.5−2.0＝3.0(msec）
と充分である。

【００３１】なお、本実施例の画像読取装置１１では、
アドレス設定手段となるＤＭＡＣ１３のチャンネル１
５，１６を二つとしてセレクタ回路１７で交互に駆動す
ることを例示したが、本発明は上記実施例に限定される
ものではなく、アドレス設定手段を三個以上として順次
駆動することも実施可能である。

【００３２】

【発明の効果】本発明は上述のように、複数のアドレス
設定手段を設け、このアドレス設定手段を一ライン毎に
時分割に順次駆動する切替制御手段を設けたことによ
り、速やかなアドレス設定が可能となることから、画像
記憶手段が確実に画像情報を記憶することができる等の
効果を有するものである。

【図面の簡単な説明】

【図１】本発明の一実施例の画像読取装置の回路構造を
示すブロック図である。

【図２】切替制御手段であるセレクタ回路等の回路構造
を示すブロック図である。

【図３】各種信号の時間的な相対関係を示すタイムチャ
ートである。

【図４】一従来例の画像読取装置の回路構造を示すブロ
ック図である。

【図５】正常状態の各種信号の時間的な相対関係を示す
タイムチャートである。

【図６】異常状態の各種信号の時間的な相対関係を示す
タイムチャートである。

【符号の説明】

２〜４情報変換手段６画像記憶手段１１画像読取装置１５，１６アドレス設定手段１７切替制御手段

Claims

(57)【特許請求の範囲】

【請求項１】一ライン毎に光学的な画像情報を電気的
な画像情報に変換して順次出力する情報変換手段を有
し、この情報変換手段が順次出力する画像情報に対して
アドレスを設定するアドレス設定手段を有し、このアド
レス設定手段が事前に設定したアドレス毎に前記画像情
報を記憶する画像記憶手段を有し、前記情報変換手段の
情報出力と前記アドレス設定手段のアドレス設定との開
始タイミングを同一周期に規定した画像読取装置におい
て、前記アドレス設定手段を複数とし、これらのアドレ
ス設定手段を一ライン毎に時分割に順次駆動する切替制
御手段を設けたことを特徴とする画像読取装置。