CN86102392B - 编码电路 - Google Patents

Abstract

本发明的对双值图象信号进行二维编码的编码电路，由检测编码行及其之前的参考行上象素值发生变化的变化点位置、抽取表现变化点相互之间相对关系信息的第１装置，把相对关系信息变换为中间代码的第２装置，存储中间代码的第１存储装置，和预先存储与中间代码相对应的代码、通过由第１存储装置输出的中间代码存取的第２存储装置构成。通过第１装置的处理和通过第２存储装置的编码处理能独立进行。

Description

编码电路

本发明是关于传真和电子外存储器等方面使用的采用二维编码方式对双值图象信号进行编码的编码电路的发明。

以前，在传真和图象文件等领域广泛应用着的MR[（Modified Read）改读]方式和HM（改进型霍夫曼码）等方式的图象频带压缩编码方式，在其代码形成过程中，包含着如下两大处理步骤。

处理1：在一张原稿上设定多条扫描线，抽取各扫描线或与各扫描线邻接的扫描线上产生的多个象素色素变化点相互间表现出的相对关系信息的处理。

处理2：把在处理1中抽取出来的相对关系信息变换成代码的处理。

图2示出了包含上述处理1和处理2的以前的编码电路的结构。在以下的说明中，就目前在G3型等传真装置中广泛使用的MR方式举例说明。因为对MH方式也能作同样考虑，所以在此省略说明。

图2中，1是不破坏扫描线上的相对位置关系，严格按顺序把原稿上设定的扫描线上的象素信息（使黑点象素和白点象素分别与双值信息的“1”和“0”相对应）写入的行存储器。但被写入行存储器2的信息是含有被写入行存储器1的信息的扫描线下邻扫描线上的象素信息。因此，在以下的说明中，特地把1称为参考行存储器，把2称为编码行存储器，把存储在参考行存储器1和编码行存储器2的象素信息分别称为RP和CP。被存入这些行存储器的象素信息是用未在图中示出的传感器在原稿上进行光学扫描，经光电变换后得到的电信号。MR方式的图象频带压缩编码方式是抽取出相邻接的二条扫描线上产生的象素色素的变化点，即抽取在象素信息列中“1”→“0”或“0”→“1”变化的象素位置，如众所周知，再根据其各变化点之间的相对关系，变换为

通路模式（P）

水平模式（H）

垂直模式（V）

这样的冗余度被削减了的熵小的信息，来表现图象。这时，为了处理邻接的二条扫描线的象素信息，如上所述，必须有二个行存储器。

13是处理电路，进行上述的处理1和2。具体地说，处理电路13由微处理器和接线逻辑电路等部分构成。处理电路13的处理逻辑结构格式是CCITT（国际电信电话咨询委员会）建议的众所周知的结构格式。因此，这里仅就其要点加以说明。也就是说，处理电路13从参考行存储器1和编码行存储器2不破坏时间轴上的上下对应关系地读出象素信息RP和CP，根据CCITT的建议，抽取各种变化点a₁、a₂、b₁、b₂，再按照其产生顺序决定如上所述的模式。这里，变化点a₁，a₂，b₁，b₂，正如CCITT建议T₄（第3类传真）和T6。（第4类传真）中所规定的那样，a₁是编码行上、从起点变化象素a₀向右的第一个变化点的变化象素，a₂是编码行上从avb右的第一个变化点的变化象素，b₁是在a₀之右、与a₀具有相反色的参考行上的第一个变化点的变化象素，b₂表示参考行上b₁右方第一个变化点的变化象素。举一个决定模式的例子，例如，如果变化点a₁和变化点b₁产生在同一对应象素位置（即在时间轴上是一同一时刻），那么，根据CCITT建议，就定为V（0）模式。在前述处理1中完成这种V（0）模式的判定。然后，这种V（0）模式信息用“1”这1位的双值信号表示，发送到传输线路。根据CCITT建议，其它的模式分别用如下的位排列的双值信号列表示。

P;0001 H;001 VR（1）;011

把与如此判定的模式相对应的信息变换成位排列发送到传输线路的处理，在上述的处理2中进行。

这样所得到位排列信息，通过调制解调器14送到传输线路。

在这里，每判定一个信息，处理电路13的处理1和2就交互进行一次动作。具体地说，在处理1，例如，按V（O）模式、P模式、H模式的顺序得到信息。这时，处理电路13首先判定V（0）模式，输出与这种模式相对应的符号“1”。接着，处理电路13判定P模式，输出与此模式相对应的符号“0001”。然后，处理电路13判定H模式，输出与此模式相对应的符号“001”。以前的编码电路就是这样借助于连续且循环地进行处理1和2，对图象信息进行频带压缩编码。

但是，上述以前的编码电路存在如下的问题。

因为以前的编码电路采用处理1结束后再进行处理2的结构，所以需要较多的处理时间。并且因为要共用一个电路系统完成两种不同逻辑的处理，所以处理电路13的逻辑结构变复杂了，这也是一个问题。还有，作为实际问题，构成整体电路时的调试复杂，形成电路时的平面面积变大，与近年来的半导体集成电路化不相适应。

因此，本发明的目的是解决这些问题，提供逻辑结构简单，容易调试，而且适于集成电路化的编码电路。

本发明是采用二维编码方式对双值图象信号进行编码的由以下四个装置构成的电路。即，在编码行和其之前的参考行上，检测出象素值改变的变化点位置，抽取表示变化点之间相对关系的信息的第1装置;把上述相对关系信息变换为中间代码的第2装置;存储上述中间代码的第1存储装置和预先存储与上述中间代码相对应的符号、通过由前述第1存储装置输出的中间代码存取的第2存储装置。

根据编码行和其之前的参考行上的象素值，通过第1装置，首先检测出象素值改变的变化点位置，接着抽取出表示变化点相互间相对关系的信息（例如按CCITT建议的信息）。然后，通过第2装置，把相对关系信息变换成中间代码（例如8位并行信号），并把中间代码存储在第1存储装置内，最后，与从第1存储装置读出的中间代码相对应的符号从第2存储装置输出，送到传输线路。这样，依据本发明，因为把相对关系信息变换为中间代码，并存储在第1存储装置内，所以通过第1装置的处理和通过第2存储装置的编码处理能够独立地进行。因此解决了上边提到的问题。

下面，基于一个实例，参照图示，对本发明加以说明。

第1图是基于本发明的编码电路实例的方框图。此图中，1是参考行存储器，2是编码行存储器。如上所述，这些行存储器同时存储编码的二条邻接扫描线的象素信息。例如，在一条扫描线上象素数是1728的传真的场合，这些行存储器由市场上出售的2048字×1位的半导体随机存取存储器组成。3是变化点检测电路，此变化点检测电路3同时从参考行存储器1和编码行存储器2读出对应的每1象素的象素信息RP和CP，每当变化点产生时，检测产生了哪种变化点。这个检测结果，通过把与根据上述CCITT建议所定义的变化点a₁，a₂，b₁，b₂分别对应的终端逻辑电平，在变化点检出时，从低电平变为高电平，来通知给下述的模式判定电路4。同样，变化点检测电路3以编码起点a₀的色素的黑白作为信息a₀（B/W）输出。4是模式判定电路。模式判定电路4根据从变化点检测电路3输出的信息a₀（B/W），a₁，a₂，b₁，b₂的值和产生顺序作逻辑判断，判定CCITT建议的各模式。此外，模式判定电路4控制参考行存储器1、编码行存储器2和变化点检测电路3。在此模式判定电路4内逻辑上判定的信息，是水平模式（H）、垂直模式[C（O），VL（1），VL（2），VL（3），VR（1），VR（2），VR（3）]、通路模式（P）、行同步代码（EOL，EOL+“1”，EOL+“0”）。在这里，通路模式是b₂位于a₁左边的情况。垂直模式是对a₁的位置根据距离b₁的相对位置进行编码的情况。R和L各自表示a₁在b₁的右侧还是在左侧，括弧内的数字表示相对距离a₁b₁的值。

7是编码电路，把从模式判定电路4输出的上述12种信息，变换成中间代码，例如8位的并行信号。8是先进先出（FIFO）存储器。这个先进先出存储器8是把在编码电路7编码了的信息用先进先出的方式写入、读出的缓冲存储器。

5是计数器，6是闩锁电路。根据CCITT建议，规定必须设定紧接在水平模式之后表示象素持续长度的信息a₀a₁，a₁a₂。计数器5和闩锁电路6决定象素持续长度，并输送出去。因为a₀a₁，a₁a₂表示同色象素的持续长度，所以，通常接续在输出代码H之后，成对地从模式判定电路4输出。因此计数器5计算a₀a₁，计算一结束，立即把此计算值传送到闩锁电路6。然后计数器5复位。接着同样地计算a₁a₂，并把计算值存储在闩锁电路内。

从上述结构输入到先进先出存储器8的数据是来自闩锁电路6的持续长度和来自编码电路7的H以后12种类信息。下面，把前者称为扫描宽度数据，把后者叫作前缀数据。

本发明的特征，是设置了先进先出存储器8，通过用中间代码（本实例中为8位并行信号）表示扫描宽度数据和前缀数据。把第1图所示结构上的先进先出存储器8左侧的部分（相当于前面所述的处理1）和后面所要叙述的右侧的部分（相对于前面所述的处理2）从逻辑上完全分开。特别是，采用8位并行信号时，能够适当地且有效地表示扫描宽度数据和前缀数据。下面，讲述一下其理由。

第1表列出了扫描数据的位组合格式，第2表列出了前缀数据的位组合格式。

第1表

第2表

对比第1表和第2表研究一下，可以看到，对最高有效位D₇，前缀定为“1”，而扫描宽度定为“0”。通过辨明D₇为“1”或为“0”，使得即使得即便是同一数据总线上的数据，也能够易于辨清是前缀还是扫描宽度。根据CCITT建议，用a₀a₁，a₁，a₂表示的扫描宽度是64以上的场合，就需要做特殊处理。扫描宽度是63以下的场合，如果以2进制数表示，有6位就能表示。即，能够用以RL₅，RL₄，RL₃，RL₂，RL₁，RL₀表示的6位来表达。然而，64以上的场合，则需要6位以上才能表达。通常，扫描宽度的最大长度，在传真的场合能达到用12位才能够表达的程度。即，从RL₀到RL₁₁的12位是必要的。可是，在64以上的场合，并不只是简单地把此数换为用12位的二进制数表示，而是要用RL₁₁～RL₆所表示的数与用RL₅～RL₀所表示的数之和来表达。例如，扫描宽度是432的时候，把它分解，432＝384+48，各自表示如下。

因为384＝256+128，所以RL₁₁～RL₆表示为000110，因为48＝32+16，所以RL₅～RL₀被表示为110000。这里，把384一方叫作补算（make-up）部分，把48一方叫作终结（Terminate）部分。也就是说，一切数字都可用这种补算部分和终结部分的组合相加来表达。因此，如第1表所表示，如果在D₆位把这种补算部分和终结部分分别表示为“1”、“0”，加以区别，剩下的D₅～D₀位，使其分别与RL₁₁～RL₆，RL₅～RL₀相对应，所有扫描宽度就可用以D₇～D₀所表示的8位的组合来表达。此外，关于前缀部分，如第2表所示，如果为了辨别前缀，把D位表示为“1”的话，就可用D₆～D₀的7位表达所有的前缀数据。关于VL模式，VR模式，虽然使VC₁，VC₀与D₁，D₀相对应，但对于V（0），VL（1），VL（2），VL（3），VR（1），VR（2），VR（3）各括弧内的数值0，1，2，3，则用2进制数表示，使VC₁，VC₀与之对应。例如，1的时候，VC₁＝“0”，VC₀＝“1”。在这里应当注意的是，H的场合，D₂位具有a₀（B/W）的意义。下面，说明一下这个情况。在前面已经叙述了a₀a₁，a₁a₂两种扫描宽度接续在H之后，这时后续的扫描宽度有“白黑”和“黑白”两种情况。这样，因为根据后续在H之后的扫描宽度数据，可以有两种意思，所以把用a₀（B/W）表示的位，对应“白黑”，“黑白”，分别表示为“0”，“1”。如上所述，如果要表示出在H处有两种情况，那么所有数据都能得当地用8位表示，能够把上述处理1中的处理结果完全传递到处理2。

9是固定存储电路，它存储与从先进先出存储器输出的8位并行信号相对应的代码。10是移位寄存器，把固定存储电路9输出的并行结构的代码变换成串行结构。11是控制固定存储电路9和移位寄存器10的控制电路，12是把来自移位寄存器10的串行结构的代码送到传输线路的调制解调器。

下面，就第1图示出的实例的工作情况说明一下。

从参考行存储器1输出的RP和从编码行存储器2输出的CP，分别通过模式判定电路4的控制送到变化点检测电路3，检测出变化点，a₁，a₂，b₁，b₂和起点信息a₀（B/W）。模式判定电路4根据这些信息进行逻辑判别，对H后面的12钟信息进行判别。被判定的信息通过编码电路7变换成8位的中间代码，作为前缀数据供给先进先出存储器8。另一方面，借助计数器5和闩锁电路6，根据变化点得到8位扫描宽度数据，供给先进先出存储器8。结果，第1表所示的位组合格式的扫描宽度数据，此外还有第2表所示的位组合格式的前缀数据，存入了先进先出存储器8。这些数据成了固定记忆电路9的地址数据，它把与被存取的数据相对应的并行结构的代码输出。此并行结构的代码在移位寄存器变换成串行结构的代码，经过调制解调器12送至传输线路。

如上所述，根据本实例，使8位并行输入输出的先进先出存储器8，能在逻辑结构上辨明处理1和处理2。而且按照在处理1形成的8位息的顺序，在处理2变换成串行结构的代码，使得频带压缩编码成为可能。特别是，8位并行是目前半导体电子电路信息处理单位的1字节，与现行技术匹配性好。

如上所述，本发明的逻辑结构简单，易于调试，而且能够提供便于集成电路化的编码电路。

第1图是本发明一实例的方框图。第2图是以前编码电路一实例的结构方框图。

Claims (5)

1、采用二维编码方式对双值图象信号进行编码的编码电路，其特征是具有如下装置：

检出在编码行和其之前的参考行上象素值改变的变化点的位置、抽取表现变化点相互间相对关系信息的装置;

把上述相对关系信息变换为中间代码的装置;

存储上述中间代码的第1存储装置;

预先存储与上述中间代码相对应的代码，通过由上述第1存储装置输出的中间代码存取的第2存储装置。