CN86102400B

CN86102400B - 译码电路

Info

Publication number: CN86102400B
Application number: CN86102400A
Authority: CN
Inventors: 戍井豐志; 柳下棣生
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-04-10
Filing date: 1986-04-05
Publication date: 1988-10-05
Also published as: CN86102400A; JPS61234664A

Abstract

对二维编码的图象信号进行译码的本发明译码电路是由从图象信号的串行数据中识别包括编码方式、扫描宽度、行同步代码、返回控制代码，以及错误代码在内的各个数据，分别将该数据变换成并行数据的中间代码的变换器，贮存变换器中的中间代码的存贮器、以及顺序读出贮存在存贮器中的中间代码，识别该中间代码，根据识别结果，参考译码行之前的参考行，再生译码行的双值象素的再生器构成。采用这种译码电路结构，就能使上述两个处理程序单独地而且并行地进行。

Description

译码电路

本发明是关于对传真或电子外存储器等所用的二维编码方式编码的图象信号进行译码的译码电路。

以往，在广泛采用传真和图象文件等范围内，使用MR（改读）方式和MH（改进型哈夫曼码）方式等图象区域压缩方式进行编码，对编码的信号进行译码，再生象素数据，此过程大体可分为如下两个处理程序。

程序1：识别编码后被传输的信号是否与按二维编码方式规定的通路模式（P）、垂直模式（V）、水平模式（H）或EOL（此行结束）、RTC（返回控制）等任一种模式相对应。

程序2：根据上述程序中被识别的模式，再生为实际的象素数据。

实现这些处理程序的译码电路用图2说明。图2是表示原有的译码电路结构的方块图。图中，1是调制解调器，和通信线路相接，2是处理电路，由包括微处理器软件在内的电路或布线逻辑电路等构成，将调制解调器输入的编码数据进行译码处理，3是存储参考行的参考行存储器，4是存储译码行的译码行存储器。

通过调制解调器1的编码数据就是在处理电路2中识别通路模式、垂直模式和水平模式的任一种模式后，顺序一位一位读出参考行存储器3的数据（这里使白点象素与“0”对应，使黑点象素与“1”对应），该参考行存储器3存储着译码行的前面一行的行的象素数据，然后找出白点黑点的象素变化点b₁或b₂。接着，以识别了的模式为基准，参考这个变化点后，决定译码行上的变化点a₁或a₂，将“0”或“1”作为象素数据，顺序写入译码行存储器4。这里变化点a₁、a₂、b₁、b₂正如CCITT（国际电报电话咨询委员会）建议的T4（第3组传真）以及T6（第4组传真）中所规定的那样，a₁表示在编码行上在起点变化象素a₀右边的最初变化点的变化象素，a₂表示在编码行上a₁右边的最初变化点的变化象素，b₁表示在a₀右边，和a₀颜色相反的参考行上最初变化点的变化象素，b₂表示在参考行上b₁右边最初变化点的变化象素。

但是，在上述结构的译码电路方式中存在下列问题。

译码程序的程序1和程序2分别是串联连接的而且是循环的，因此产生下列问题。

（1）将两个程序串行进行，需要处理时间。

（2）在一个电子电路中共同进行程序1的逻辑处理和程序2的逻辑处理这种本质不同的逻辑处理，因而逻辑结构变得复杂。

实际问题是

（1）构成具体电路时，调整复杂。

（2）形成电子电路时，平面宽度增大，不适应近几年半导体做成的集成电路，所谓的大规模集成电路。

暴露出难以对付当前的仪器设备小形化的趋势。

本发明为解决上问题，提供一种逻辑结构简单，便于调整，而且大规模集成电路容易实现的译码电路。

为解决上述问题，本发明由下列三部分构成。

（1）变换器-对采用二维编码方式编码的图象信号进行译码的译码电路中，根据上述图象信号的串行数据识别包括编码模式、扫描宽度、行同步代码、返回控制代码以及错误代码在内的各个数据，分别将各个数据变换成并行数据的中间代码。

（2）存储器-存储从变换器得到的中间代码。

（3）再生器-顺序读出存储在存储器中的中间代码，识别中间代码，根据识别的结果，参考译码行之前的参考行，再生译码行的双值象素。

若采用本发明，则构成以上的译码电路，其技术装置作用如下。变换器起着从编码的图象信号中识别包括通路模式、垂直模式以及水平模式的编码模式、行同步代码、返回控制代码以及错误代码在内的各个数据的作用，同时还起着将各数据分别变换成并行的中间代码的作用。存储器起着顺序存储中间代码的作用。再生器起着顺序读出中间代码后，识别中间代码的作用，同时还起着根据识别结果，参考参考行，将双值象素再现于译码行上的作用。因此，分别识别编码模式和扫描宽度等，变换成中间代码，存储在存储器里，可以使变换器中的识别处理（上述程序1）和再生器中的再生处理（上述程序2）单独而平行地进行，从而可以解决前面所述的以往的技术问题。

图1是方块图，表示采用本发明译码电路的一个实施例。在同图中，和图2相同的参考符号表示同一结构。5是串行输入串行输出的移位寄存器，由通信电路通过调制解调器1，接收到编码数据，根据该编码数据检测行同步代码（EOL、EOL+1、EOL+0），一位一位地输出编码数据。这里，EOL+1表示下一行为一维编码，EOL+0表示下一行为二维编码。6是译码电路，由移位寄存器5的输入信号中识别通路模式（P）、垂直模式（V（0）、VL（1）、VL（2）、VL（3）、VR（1）、VR（2）、VR（3）、水平模式（H）的编码模式、行同步代码（EOL、EOL+1、EOL+0）、返回控制代码（RTC）以及白色扫描宽度、黑色扫描宽度、还有错误（ERR）代码等，如后面所述，变换成8位并行信号的中间代码。这里，通路模式是b₂位于a₁左边的情况。垂直模式是a₁的位置在离b₁的相对位置上进行编码的情况，下角字R和L分别表示a₁是在b₁的右侧或左侧，括号内的数字表示相对距离a₁b₁的数值。白色扫描宽度、黑色扫描宽度以水平模式串行连接，是表示象素持续长度（扫描宽度）的信息a₀a₁、a₁a₂，是表示颜色相同的象素的扫描宽度。该信息经常后续于H代码，并成对。以下称此信息为扫描宽度数据，称其它信息为前缀数据。7是控制电路，将译码电路6中识别的8位并行信号顺序写入后面所述的FIFO（先进先出）存储器。8是先进先出FIFO存储器。

本发明的特点是，由于设置了FIFO存储器8所示的8位并列输出输入存储器，在图1所示的结构上，FIFO存储器8的左侧部分（相当于处理程序1）和右侧部分（相当于处理程序2）可以完全按逻辑分开（可是，在采用第4组MMR编码模式的情况下，不在此限）。尤其是在输入输出分别为8位，信息传输适当而有效这点上是很重要的。其理由叙述如下。

表1示出前缀数据的位数图表，表2示出扫描宽度数据的位数图表。

表 1

H V_L V_R P EOL EOL+0 EOL+1 ERR

D₇ “1” 前缀

D₆ 1 0 0 0 1 1 1 1

D₅ 1 0 0 1 1 1 1 1

D₄ 1 0 1 0 1 1 1 1

D₃ 0 0 0 0 1 1 1 1

D₂ 0 0 0 0 1 1 1 1

D₁ 0 VC₁ VC₁ 0 0 0 1 1

D₀ 0 VC₀ VC₀ 0 0 1 0 1

表 2

扫描宽度 EOL EOL+0 EOL+1 ERR

D₇ “0” 扫描宽度 0 0 0 0

D₆ 终结部分“0”补算部分“1” 1 1 1 1

D₅ RL₅ 32 RL₁₁ 2048 1 1 1 1

D₄ RL₄ 16 RL₁₀ 1024 1 1 1 1

D₃ RL₃ 8 RL₉ 512 1 1 1 1

D₂ RL₂ 4 RL₈ 256 1 1 1 1

D₁ RL₁ 2 RL₇ 128 0 0 1 1

D₀ RL₀ 1 RL₆ 64 0 1 0 1

若将表1和表2进行比较研究，则将最高位D₇在前缀中规定为“1”，在扫描宽度中规定为“0”。由于将该D₇鉴别并表示为“1”、“0”，即使同一数据总线上的数据，也能容易地鉴别前缀或扫描宽度。在CCITT建议中，用a₀a₁、a₁a₂表示的扫描宽度大于64时，应进行特别处理。扫描宽度小于63时，若用二进制表示，有六位则可以表示。也就是，可以用RL₅、RL₄、RL₃、RL₂、RL₁、RL₀所示的6位的位数来表示。但是在大于64时，若无6位数以上，则不能表示。通常，扫描宽度的最大长度在传真的情况下，可用12位的位数来表示。也就是需要RL₀～RL₁₁的12位。但是，在大于64时，不只是单纯地将这个数置换成12位的二进制表示，而且要示出RL₁₁～RL₆所示的数和RL₅～RL₀所示的数之和。例如，行程为432时，可分解为432＝348+48，各个数表示如下。

因为384＝256+128，所以RL₁₁～RL₆可表示为000110。此外，48＝32+16，故RL₅～RL₀可表示为110000。其中称384一方为补算（make-up）部分，称48一方为终结（Terminate）部分。也就是全部数值可用补算部分和终结部分的组合加法来表现。因此，如表2所示，若在D₆位将该补算部分和终结部分分别表示为“1”和“0”，加以鉴别，则使余下的D₅～D₀位分别与RL₁₁～RL₆，RL₅～RL₀相对应，全部扫描宽度可用D₇～D₀所示的8位组合来表现。此外，关于前缀部分，如表1所示，为了鉴别前缀，将D₇位数表示为“1”，则可用D₆～D₀7位表示全部的前缀数据。关于VL模式、VR模式，使VC₁、VC₀对应D₁、D₀、对V（0）、VL（1）、VL（2）、VL（3）、VR（1）、VR（2）、VR（3）括号内的数值0、1、2、3，用二进制表示使VC₁、VC₂与其相对应。例如为1时，VC₁＝“0”、VC₀＝“1”。若参见表1，则有9种前缀，为了鉴别这些前缀，最低需要4位，即使在垂直模式（V）的情况下，有7位也就足够了。不过，如下所示，译码情况和编码情况有不同之处。

（1）作为前缀数据，ERR（错误信息）是必要的。（表示由于线路上的故障，接收到的编码数据成了错误数据）。

（2）译码电路6将前缀图表（表1）和扫描宽度图表（表2）进行逻辑转换以后存取，所以对EOL、EOL+0、EOL+1和ERR四个前缀数据进行定时转换，这在逻辑上是不可能的。为此，如表2所示，在扫描宽度图表上也要输出上述四个前缀数据。

9是前缀识别电路，识别先进先出（FIFO）存储器8中的前缀数据。10是扫描宽度寄存器，锁存先进先出存储器8中的扫描宽度数据。11是变化点检测电路，检测存储在参考行存储器3中的参考行上的变化点。12是译码控制电路，顺序读出存储在先进先出存储器8中的8位并行代码数据，将前缀数据送入前缀识别电路9，将扫描宽度数据送入行程寄存器10，通过由前缀识别电路9输出的编码模式，控制扫描宽度寄存器10、译码行存储器4、参考行存储器3以及变化点检测电路11，将白色黑色象素再生于译码行上。

本发明的工作说明如下。在调制解调器1中接收到的编码数据通过移位寄存器5，检测同步代码后，送入译码电路6。在译码电路6中，编码数据识别通路模式、垂直模式以及水平模式的编码模式、扫描宽度、同步代码、错误代码等任一种，例如，若是编码模式的数据，则作为前缀数据，根据表1变换成8位的中间代码（并行信号）。此外，若编码模式是水平模式，则下一个是扫描宽度，作为扫描宽度数据，根据表2变换成8位的中间代码。通过控制电路7，将变换成8位的中间代码的前缀数据以及扫描宽度数据顺序存储在先进先出存储器8中。

接着，存储在先进先出存储器8中的数据通过译码控制电路12，顺序读出，在前缀识别电路9中识别前缀。识别结果被传送到译码控制电路12。例如，当被读出的是水平模式（H）时，由于接在它后面的信息是扫描宽度，所以译码控制电路12把从先进先出存储器8中读出的数据，即只把锁存在扫描宽度寄存器10中的扫描宽度值白色或黑色数据（“0”或“1”）写入译码行存储器4。这时，锁存在扫描宽度寄存器10中的数据，每给译码行存储器4写一个象素就被减量，一直持续到扫描宽度寄存器10所示的数值为0为止。而且，该操作一旦结束，译码控制电路12就将写入译码行存储器4的白色、黑色信息进行反转，用同样的顺序将剩下的扫描宽度写入译码行存储器4。

此外，通过前缀识别电路9，作为前缀数据，识别VL（2）。其结果被传送到译码控制电路12。译码控制电路12使参考行存储器3以及译码行存储器4的地址进行联锁，把白色、黑色象素数据写入译码行存储器4，直到变化点检测电路11找出参考行上的变化点b₁。如果从变化点检测电路11检测到的变化点b₁的位置中返回2个象素数（地址数），那么就可决定译码行上的变化点a₁的位置，白色、黑色象素数据就能再现于译码行存储器上。

如以上所示，若采用本实施例，则具有下列优点：为了将前缀数据以及扫描宽度数据变换成8位并行数据的中间代码后，存储该中间代码，设置了8位并行输入输出的先进先出存储器，因而在逻辑上可以鉴别前面叙述的程序1和程序2。尤其是，8位并行这一点是最近半导体电子电路的信息处理单位-1字节（＝8位），与现有技术有良好的匹配性。

如以上所述，若采用本发明，则可提供逻辑结构简单，易调整，而且大规模集成电路化容易的译码电路。

图1是示出本发明译码电路的一个实施例的方块图，图2是示出原有译码电路的方块图。

Claims

1、对采用二维编码方式编码的图象信号进行译码的译码电路，其特征是具有如下装置：从上述图象信号的串行数据中识别包括编码模式、扫描宽度、行同步代码、返回控制代码以及错误代码在内的各个数据，分别将该数据变换成并行数据的中间代码的变换器、储存该变换器中的中间代码的存储器以及顺序读出存储在存储器中的中间代码后，识别中间代码，根据识别结果，参考译码行之前的参考行，再生译码行的双值象素的再生器。