CN86102400A

CN86102400A - 译码电路

Info

Publication number: CN86102400A
Application number: CN198686102400A
Authority: CN
Inventors: 戌井丰志; 柳下栋生
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1985-04-10
Filing date: 1986-04-05
Publication date: 1986-11-19
Also published as: JPS61234664A; CN86102400B

Abstract

对二维编码的图象信号进行译码的本发明译码电路是由从图象信号的串行数据中识别包括编码方式、行程、行同步符合、控制返回符号以及错误符号在内的各个数据，分别将该数据变换成并行数据的中间代码的变换器、贮存变换器中的中间代码的存贮器、以及顺序读出贮存在存贮器中的中间代码，识别该中间代码，根据识别结果，参考译码线之前的参考线，再生译码线的双值象素的再生器构成。采用这种译码电路结构，就能使上述两个处理程序单独地而且并行地进行。

Description

本发明是关于对传真或电子文件等所用的二维编码方式编码的图象信号进行译码的译码电路。

以往，在广泛采用传真和图象文件等范围内，使用MR方式和MH方式等图象区域压缩方式进行编码，对编码的信号进行译码，再生象素数据，此过程大体可分为如下两个处理程序。

程序1：识别编码后被传输的信号是否与按二维编码方式规定的通过方式（P）、垂直方式（V）、水平方式（H）或EOL、RTC等任一种方式相对应。

程序2：根据上述程序中被识别的方式，再生为实际的象素数据。

实现这些处理程序的译码电路用图2说明。图2是表示原有的译码电路结构的方块图。图中，1是调制解调器，和通信线路相接，2是处理电路，由包括微处理器软件在内的电路或布线逻辑电路等构成，将调制解调器输入的编码数据进行译码处理，3是贮存参考线的参考线存贮器，4是贮存译码线的译码线存贮器。

通过调制解调器1的编码数据就是在处理电路2中识别通过方式、垂直方式和水平方式的任一种方式后，顺序一位一位读出参考线存贮器3的数据（这里使白点象素与“0”对应，使黑点象素与“1”对应），该参考线存贮器3贮存着译码线的一行线前面的线的象素数据，然后找出白点黑点的象素变化点b₁或b₂。接着，以识别了的方式为基准，参考这个变化点后，决定译码线上的变化点a₁或a₂，将“0”或“1”作为象素数据，顺序写入译码线存贮器4。这里变化点a₁、a₂、b₁、b₂正如CCITT（国际电报电话咨询委员会）建议的T₄（第3组传真）以及T₆（第4组传真）中所规定的那样，a₁表示在编码线上在起点变化象素a₀右边的最初变化点的变化象素，a₂表示在编码线上a₁右边的最初变化点的变化象素，b₁表示在a₀右边，和a₀颜色相反的参考线上最初变化点的变化象素，b₂表示在参考线上b₁右边最初变化点的变化象素。

但是，在上述结构的译码电路方式中存在下列问题。

译码程序的程序1和程序2分别是串联连接的而且是循环的，因此产生下列问题。

（1）将两个程序串行进行，需要处理时间。

（2）在一个电子电路中共同进行程序1的逻辑处理和程序2的逻辑处理这种本质不同的逻辑处理，因而逻辑结构变得复杂。

实际问题是

（1）构成具体电路时，调整复杂。

（2）形成电子电路时，平面宽度增大，不适应近几年半导体做成的集成电路，所谓的大规模集成电路。

暴露出难以对付当前的仪器设备小形化的趋势。

本发明为解决上述问题，提供一种逻辑结构简单，便于调整，而且大规模集成电路容易实现的译码电路。

为解决上述问题，本发明由下列三部分构成。

（1）变换器-对采用二维编码方式编码的图象信号进行译码的译码电路中，根据上述图象信号的串行数据识别包括编码方式、行程、行同步符号、控制返回符号以及错误符号在内的各个数据，分别将各个数据变换成并行数据的中间代码。

（2）存贮器-贮存从变换器得到的中间代码。

（3）再生器-顺序读出贮存在存贮器中的中间代码，识别中间代码，根据识别的结果，参考译码线之前的参考线，再生译码线的双值象素。

若采用本发明，则构成以上的译码电路，其技术作用如下。变换器起着从编码的图象信号中识别包括通过方式、垂直方式以及水平方式的编码方式、行同步符号、控制返回符号以及错误符号在内的各个数据的作用，同时还起着将各数据分别变换成并行的中间代码的作用。存贮器起着顺序贮存中间代码的作用。再生器起着顺序读出中间代码后，识别中间代码的作用，同时还起着根据识别结果，参考参考线，将双值象素再现于译码线上的作用。因此，分别识别编码方式和行程等，变换成中间代码，贮存在存贮器里，可以使变换器中的识别处理（上述程序1）和再生器中的再生处理（上述程序2）单独而平行地进行，从而可以解决前面所述的以往的技术问题。

图1是方块图，表示采用本发明译码电路的一个实施例。在同图中，和图2相同的参考符号表示同一结构。5是串行输入串行输出的移位寄存器，由通信电路通过调制解调器1，接收到编码数据，根据该编码数据检测行同步符号（EOL、EOL+1、EOL+0），一位一位地输出编码数据。这里，EOL+1表示下一行为一维编码，EOL+0表示下一行为二维编码。6是译码电路，由移位寄存器5的输入信号中识别通过方式（P）、垂直方式（V（0）、VL（1）、VL（2）、VL（3）、VR（1）、VR（2）、VR（3））、水平方式（H）的编码方式、行同步符号（EOL、EOL+1、EOL+0）、控制返回符号（RTC）以及白色行程、黑色行程、还有错误（ERR）符号等，如后面所述，变换成8位并行信号的中间代码。这里，通过方式是b₂位于a₁左边的情况。垂直方式是a₁的位置在离b₁的相对位置上进行编码的情况，下角字R和L分别表示a₁是在b₁的左侧或右侧，括号内的数字表示相对距离a₁b₁的数值。白色行程、黑色行程以水平方式串行连接，是表示象素持续长度（行程）的信息a₀a₁、a₁a₂，是表示颜色相同的象素行程。该信息经常后续H符号，并成对。以下称此信息为行程数据，称其它信息为前缀数据。7是控制电路，将译码电路6中识别的8位并行信号顺序写入后面所述的FIFO（先进先出）存贮器。8是先进先出FIFO存贮器。

本发明的特点是，由于设置了FIFO存贮器8所示的8位并列输出输入存贮器，在图1所示的结构上，FIFO存贮器8的左侧部分（相当于处理程序1）和右侧部分（相当于处理程序2）可以完全按逻辑分开（可是，在采用第4组MMR编码方式的情况下，不在此限）。尤其是在输入输出分别为8位，信息传输适当而有效这点上是很重要的。其理由叙述如下。

表1示出前缀数据的位数图表，表2示出行程数据的位数图表。

表1

H VL VR P EOL EOL+0 EOL+1 ERR

D₇“1”前缀

D₆1 0 0 0 1 1 1 1

D₅1 0 0 1 1 1 1 1

D₄1 0 1 0 1 1 1 1

D₃0 0 0 0 1 1 1 1

D₂0 0 0 0 1 1 1 1

D₁0 VC₁VC₁0 0 0 1 1

D₀0 VC₀VC₀0 0 1 0 1

表2

行程 EOL EOL+0 EOL+1 ERR

D₇“0”行程 0 0 0 0

D₆终结部分“0” 补算部分“1” 1 1 1 1

D₅RL₅32 RL₁₁2048 1 1 1 1

D₄RL₄16 RL₁₀1024 1 1 1 1

D₃RL₃8 RL₉512 1 1 1 1

D₂RL₂4 RL₈256 1 1 1 1

D₁RL₁2 RL₇128 0 0 1 1

D₀RL₀1 RL₆64 0 1 0 1

若将表1和表2进行比较研究，则将最高位D₇在前缀中规定为“1”，在行程中规定为“0”。由于将该D₇ 别并表示为“1”“0”，即使同一数据总线上的数据，也能容易地

别前缀或行程。在CCITT建议中，用a₀a₁、a₁a₂表示的行程大于64时，应进行特别处理。行程小于63时，若用二进制表示有六位，则可以表示。也就是，可以用RL₅、RL₄、RL₃、RL₂、RL₁、RL₀所示的6位的位数来表示。但是在大于64时，若无6位数以上，则不能表示。通常，行程的最大长度在传真的情况下，恢复到可用12位的位数来表示的规模。也就是需要RL₀～RL_{11 12}位。但是，在大于64时，不只是单纯地将这个数置换成12位的二进制表示，而且要示出RL₁₁～RL₆所示的数和RL₅～RL₀所示的数之和。例如，行程为432时，可分解为432＝348+48，各个数表示如下。

因为384＝256+128，所以RL₁₁～RL₆可表示为000110。此外，48＝32+16，故RL₅～RL₀可表示为110000。其中称384-方为补算（makeup）部分，称48-方为终结（Terminate）部分。也就是全部数值可用补算部分和终结部分的组合加法来表现。因此，如表2所示，若在D₆位将该补算部分和终结部分分别表示为“1”和“0”，加以别，则使余下的D₅～D₀位分别与RL₁₁～RL₆，RL₅～RL₀相对应，全部行程可用D₇～D₀所示的8位组合来表现。此外，关于前缀部分，如表1所示，为了

别前缀，将D₇位数表示为“1”，则可用D₆～D₀7位表示全部的前缀数据。关于VL方式、VR方式，使VC₁、VC₀对应D₁、D₀，对V（0）、VL（1）、VL（2）、VL（3）、VR（1）、VR（2）、VR（3）括号内的数值0、1、2、3，用二进制表示使VC₁、VC₂与其相对应。例如为1时，VC₁＝“0”、VC₀＝“1”。若参见表1，则有9种前缀，为了

别这些前缀，最低需要4位，在垂直方式（V）的情况下，即使最大也最好有7位。不过，如下所示，译码情况和编码情况有不同之处。

（1）作为前缀数据，ERR（错误信息）是必要的。（表示由于电线上的故障，接收到的编码数据成了错误数据。）

（2）译码电路6将前缀图（表1）和行程图表（表2）进行逻辑转换以后存取，所以对EOL、EOL+0、EOL+1和ERR四个前缀数据进行定时转换，这在逻辑上是不可能的。为此，如表2所示，在行程图表上也要输出上述四个前缀数据。

9是前缀识别电路，识别先进先出（FIFO）存贮器8中的前缀数据。10是行程寄存器，锁存先进先出存贮器8中的行程数据。11是变化点检测电路，检测贮存在参考线存贮器3中的参考线上的变化点。12是译码控制电路，顺序读出贮存在先进先出存贮器8中的8位并行符号数据，将前缀数据送入前缀识别电路9，将行程数据送入行程寄存器10，通过由前缀识别电路9输出的编码方式，控制行程寄存器10、译码线存贮器4、参考线存贮器3以及变化点检测电路11，将白色黑色象素再生于译码线上。

本发明的工作说明如下。在调制解调器1中接收到的编码数据通过移位寄存器5，检测同步符号后，送入译码电路6。在译码电路6中，编码数据识别通过方式、垂直方式以及水平方式的编码方式、行程、同步符号、错误符号等任一种，例如，若是编码方式的数据，则作前缀数据，根据表1变换成8位的中间代码（并行信号）。此外，若编码方式是水平方式，则下一个是行程，作为行程数据，根据表2变换成8位的中间代码。通过控制电路7，将变换成8位的中间代码的前缀数据以及行程数据顺序贮存在先进先出存贮器8中。

接着，贮存在先进先出存贮器8中的数据通过译码控制电路12，顺序读出，在前缀识别电路9中识别前缀。识别结果被传送到译码控制电路12。例如，当被读出的是水平方式（H）时，接在它后面的信息是行程，所以译码控制电路12把先进先出存贮器8中读出的数据，即锁存在行程寄存器10中的只是行程值白色或黑色数据（“0”或“1”）写入译码线存贮器4。这时，锁存在行程寄存器10中的数据，每给译码线存贮器4写一个象素就被减量，一直持续到行程寄存器10所示的数值为0为止。而且，该操作一旦结束，译码控制电路12就将写入译码线存贮器4的白色、黑色信息进行反转，用同样的顺序将剩下的行程写入译码存贮器4。

此外，通过前缀识别电路9，作为前缀数据，识别VL（2）。其结果被传送到译码控制电路12。译码控制电路12使参考线存贮器3以及译码线存贮器4的地址进行联锁，把白色、黑色象素数据写入译码线存贮器4，直到变化点检测电路11找出参考线上的变化点b₁。如果从变化点检测电路11检测到的变化点b₁的位置中返回2个象素数（地址数），那么就可决定译码线上的变化点a₁的位置，白色、黑色象素数据就能再现于译码线存贮器上。

如以上所示，若采用本实施例，则具有下列优点：为了将前缀数据以及行程数据变换成8位并行数据的中间代码后，贮存该中间代码，设置了8位并行输入输出的先进先出存贮器，因而在逻辑上可以别前面叙述的程序1和程序2。尤其是，8位并行这一点是最近半导体电子电路的信息处理单位-1Byte（二8位），与现有技术有良好的匹配性。

如以上所述，若采用本发明，则可提供逻辑结构简单，易调整，而且大规模集成电路化容易的译码电路。

图1是示出本发明译码电路的一个实施例的方块图，图2是示出原有译码电路的方块图。

1.调制解调器

2.处理电路

3.参考线存贮器

4.译码线存贮器

5.移位寄存器

6.译码电路

7.控制电路

8.先进先出存贮器

9.前缀识别电路

10.行程寄存器

11.变化点检测电路

12.译码控制电路

Claims

本发明的译码电路特点是，对采用二维编码方式编码的图象信号进行译码的译码电路备有从上述图象信号的串行数据中识别包括编码方式、行程、行同步符号、控制返回符号以及错误符号在内的各个数据，分别将该数据变换成并行数据的中间代码的变换器、贮存该变换器中的中间代码的存贮器以及顺序读出贮存在存贮器中的中间代码后，识别中间代码，根据识别结果，参考译码线之前的参考线，再生译码线的双值象素的再生器。