CN1052084C - 并行数据传送电路 - Google Patents

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Abstract

披露了一种其中设计有一被简化了的数据传送源电路以减少用于传送所需要时间并且一数据传送终端电路的一数据存贮区域可被有效使用的并行数据传送电路。在一数据传送源电路和一数据传送终端电路之间提供有用来暂时锁存并行数据的多个数据寄存器组和多个相应的特征位寄存器组。从该数据传送源电路输出一寄存器选择信号去选择一数据寄存器以便将数据写入其中。

Description

并行数据传送电路
本发明涉及一并行数据传送电路，该电路是在一数字通讯装置或类似装置中将并行数据从一传送源传送到一传送终端。
有许多各种并行数据传送电路已是公知的，在图2中示出了这些已公知的常规并行传送电路的一个例子。参见图2，在所示的该并行数据传送电路中，并行数据被从一数据传送源电路201传送到一数据传送终端电路202。为了使该数据传送源电路201的数据存贮地址控制，在并行数据从该数据传送源电路201传送到该数据终端电路202之前，将一地址信号211，一高位字节写信号212和一低位字节写信号213从该数据传送源电路201送到该数据传送终端电路202。为了传送在一混合状态中包括有16毕特字数据和8毕特字节数据的并行数据，它必须配置一字宽的数据总线并且在该数据传送源电路201和该数据传送终端电路202之间提供一诸如一高位字节数据选择器203和一低位字节数据选择器的转换电路，以便可选择该并行数据的一高位字节和一低位字节。这种变换是由该数据传送源电路201来控制(例如，参见申请号为昭62-32748，昭62-49735或平1-238338的日本专利公开)。
该并行数据传送电路进一步包括有在该数据传送电路201和该高位字节数据选择器203之间的用于8毕特的一数据总线214，在该数据传送源电路201和该低位字节数据选择器204之间的另一数据总线215，一高位字节数据选择信号线216，一低位字节数据选择信号线217，一在该高位字节数据选择器203和该数据传送终端电路202之间的用于8毕特的数据总线218，以及一另外的在该低位字节数据选择器204和该数据传送终端电路202之间的数据总线219。
上述该常规并行数据传送电路的缺点是，由于该数据传送源电路210在该高位字节数据选择器203和低位字节数据选择器204之间执行转换并控制该数据传送终端电路202的数据存贮地址去传送数据，因而该数据传送源电路201被复杂化了并且需要很多时间来传送。
另外，该常规并行数据传送电路还有这样的缺点，即当被传送的数据不包含有在数据总线之间的转换时，则在该数据传送终端电路2的数据存贮区域中产生一不连续空出部分，因而该数据存贮区域不可能被有效地使用。
本发明的一个目的是提供一并行数据传送电路，其中在一数据传送电路中的处理被简化以减少用于传送所需的时间。
本发明的另一个目的提供一并行数据传送电路，其中防止了在一数据传送终端电路的一数据存贮区域中一不连续空出部分的形成，以便能够有效的利用该数据存贮区域。
为了实现上述目的，本发明提供了一种并行数据传送电路，包括：一个数据传送源电路，用来与并行数据一起输出一个寄存器指定信号；多个数据寄存器；多个分别对应于数据寄存器的特征位寄存器；与多个数据寄存器和多个特征位寄存器相连并与数据传送源电路相连的一个写电路，用来将数据传送源电路输出的并行数据写入数据寄存器中的一个寄存器，该寄存器是由来自数据传送源电路的寄存器指定信号所指定的，并且写电路还将一个特征位放入一个对应于该数据寄存器的特征位寄存器之中；与数据寄存器和特征位寄存器相连的一个读电路，用来在数据寄存器中读取数据和在特征位寄存器中读取特征位；以及与读电路相连的一个数据传送终端电路，用来在接收了来自数据传送源电路的一个终止信号之后，输出一个选择信号，以选择一个数据寄存器和与选择数据寄存器无关地选择一个特征位寄存器，通过读电路读出在该数据寄存器中的数据和在该特征位寄存器中的特征位，并且当对应于根据该选择信号所选择的数据寄存器的特征位寄存器中包含特征位时，取出由读电路读出的数据，而当该特征位寄存器中未包含特征位时，抑制取出该数据。
在本发明的一优选的方式中，该写电路包括对来自该数据传送源电路的寄存器指定信号进行译码的一译码器，和多个“或”电路提供有用来接收由该译器译码的信号的多个数据寄存器和多个特征位寄存器并且由该数据传送源电路输出的写信号将一个相应的数据寄存器置为一写状态并将一特征位置入一相应的特征位寄存器中，并且该读电路包括一个用来根据来自该数据传送终端电路的该选择信号选择该数据选择器中的一个的数据选择器和一个用来根据该选择信号选择该特征位寄存器中的一个的特征位选择器。
该多个数据寄存器可包括有多组用于一高位字节和一低位字节的数据寄存器，并且该多个特征位寄存器包括有多个组用于一高位字节和一低位字节的特征位寄存器。
在该并行数据传送电路的情况下，当来自该数据传送源电路的输出数据被写入由一寄存器指定信号所指定的一个数据寄存器之中时，一特征位被置入一个相应于该数据寄存器的特征位寄存器之中，但是没有特征位被置入一个相应的没有数据写入其内的数据寄存器的一个寄存器之中。因此，只存在有相应于在其中一个所包含的特征位被被送入该数据传送终端电路之中的那些特征位寄存器的数据寄存器的数据，所以可被接收的该并行数据在该数据传送终端电路的数据存贮区域中不会形成一不连续的空出部分。
进而，该数据传送源电路不会输出一用来控制该数据传送终端电路的数据存贮地址的信号而仅与数据同时地出一用来指定那些在该数据传送电路和数据传送终端电路之间暂时地锁存数据的电阻指定信号，也就是，用来连续地选择该寄存器的一顺序信号。因此，由于该数据传送源电路并非全然控制该数据传送终端电路的数据存贮地址，因而减少了由该数据源电路所执行的处理并大大减少了用于数据传送所需的时间。
本发明的上述和其它目的，特征和优点从以下的说明书和权利要求以及结合其中相同部分或元件以相同标号标出的附图中可得到清楚的理解。
图1示出了本发明的一个最佳实施例的一并行数据传送电路的方框图；和
图2示出了常规并行数据传送电路的简要的方框图。
参见图1，图1中示出了一本发明所应用的并行数据传送电路。该并行数据传送电路包括一数据传送源电路1，  一数据传送终端电路2，一译码器11，每一个均由一对分别用于一高位字节和一低位字节的寄存器13A和13B所组成的几个数据寄存器组DR1至DRn，每一个均由一对分别相应于用于每组的一高位字节和一低位字节的该寄器13A和13B的一高位字节的和一低位字节的寄存器14A和14B所组成的n个相应的特征位寄存器组FR1至FRn，一对分别相于每组的用于一低字节的寄存器13B和14B和用于一高字节的寄存器13A和14A的用于一高字节和一低字节的“或”电路12A和13B，一数据选择器15，和一特征位选择器16。
在该并行数据传送电路中，该译码器11和该n个“或”电路12A和n个“或”电路12B组成一用来写入数据和一特征位的写电路，并且该数据选择器15和该特征位选择器16组成一用来读出数据和一特征位的读电路。这里，该并行数传送电路可传送包括仅由一高位字节构成的数据，仅由一低位字节构成的数据和字数据这样的三种类型数据，并且在一单一传送操作中可最大传送n个字。
应注意的是，当几条信号线将上述图1所示的并行数据传送电路的元件进行内连时，每条用一指定线连接其上的线表示该信号线实际上是用于8毕特的并行信号线。
当信号被传送时，该数据传送源电路1输出一译码器启动信号101以使该译码器11进入一启动状态并随后输出一寄存器指定信号102给该译码器11以连续地指定所需的n个数据寄存器和特征位寄存器中的一个。而且，当高位字节数据104和/或低位字节数据105被输出时，该数据传送源电路1立即输出一高位字节写指令信号106和/或一低位字节写指令信号107。然后，在完成了用于一信号传送周期的数据(一组数据)输出之后，该数据传送电路1向该数据传送终端电路2输出一传送终止信号108。
该译码器11对来自该数据传送源1的寄存器选择信号102译码，并向该“或”电路12A和12B输入一用于由该寄存器指定信号102所指定的该组的一高位字节和一低位字节的写许可信号103。在该写允许指令信号103同时从该数据传送源电路1被输出，那么一写信号116被从用于一高位字节的“或”电路12A输出以将来自该数据传送源电路1的写高位字节数据104送入用于一高位字节的该数据寄存器13A并将一特征位置入用于一高位字节的该特征位寄存器14A之中。另一方面，如果一低位字节写指令信号107同时从该数据传送源电路1被输出，那么一写信号117被从用于一低位字节的“或”电路12B输出以将来自该数据传送电路1的写低位字节数据105送入用于低位字节的该数据寄存器13B并将一特征位送入用于一低位字节的该特征位寄存器14B之中。
当接收了来自该数据传送源电路1的一传送终止信号108时，该数据传送终端电路2向该数据选择器15和该特征位选择器16输出一选择信号111。根据该选择信号111，该数据选择器连续地选择用于每个寄存器14A和14B的n个数据寄存器组DR1至DRn以便读出数据，并且向该数据传送终端电路2输出作为读数据112的数据。同时，根据该选择信号111，该特征位选择器16连续地选择用于每个寄存器14A和14B的n个特征位寄存器组FR1至FRn以便读出一特征位并且向该数据传送终端电路2输出作为一特征位读信号113的特征位。
当来自特征位选择器16的特征位读信号113是表示一特征位存在的“特征位存在”时，也说是，当一特征位包含在根据该选择信号111所选择特征位寄存器之中时，该数据传送终端电路2从数据选择器15检出读数据112，也说是，根据该选择信号111而从被选择出的数据寄存器读出数据。反之，当该特征位读信号113是表示一特征位缺少的“特征位缺少”，也就是当在根据该选择信号111所选择的特征位寄存器中不包含有特征位时，该数据传送终端电路2抑制来自根据该选择信号111所选择的数据寄存器的的捡出的数据。换句话说，该数据传送终端电路2仅仅捡出来自相应于其中在包含有一特征位的寄存器14A或14B的该寄存器13A或13B的数据。因而，在该数据传送终端电路2的数据存贮区域中不会产生不连续的空出部分。
在完成了对所有的寄存器组DR1至DRn的数据捡出操作之后，该数据终端电路2向该数据传送源电路1输出一接收终止信号115并向所有特征位寄存器组FR1至FRn的寄存器14A和14B输出一复位信号114。
接着，进行如下所述的一用来仅写入高位字节数据的操作，用来仅写入低位字节数据的另一操作以及用来将字数据写入一数据寄存器的进一步的操作。
(仅高位字节数据的写入)
1.从该数据传送源电路1输出一译码器启动信号101以便将该译码器11置为一启动状态。
2.一寄存器选择信号102选择例如第一寄存器组而从该数据传送源电路1输出到该译码器11。
3.从该译码器11输出用于该第一组的一写许可信号103，并从该数据传送源电路1输出一高位字节写指令信号106。
4.从用于该第一组的一高位字节的“或”电路12A输出一写信号116以便将用于该第一寄存器组DR1的一高位字节的寄存器13A和用于第一特征寄存器组FR1的寄存器14A置为一写启动状态。
5、从该数据传送源电路1输出高位字节数据104并由用于该第二数据寄存器组DR1的一高位字节的寄存器13锁存，并将一特征位置入用于该第一特征位寄存器组FR1的一高位字节的寄存器14A之中。
<仅低位字节数据的写入>
1、从该数据传送源电路1输出一译码器启动信号101以便使该译码器11置为一启动状态。
2、一寄存器选择信号102选择例如第二寄存器组而从该译码器传送源电路1输出到该译码器11。
3、从该译码器11输出用于该第二组的一写许可信号103，并从该数据传送源电路1输出一高位字节写指令信号106。
4、从用于第二组的一低位字节的该“或”电路12B输出一写信号117以便将用于第二寄存器组DR2的一低位字节的寄存器13B和用于第二寄存器组FR2的一低位字节的寄存器14B置为一写启动状态。
5、从该数据传送源电路1输出低位字节数据105并由用于第二数据寄存器组DR2的一低位字节的寄存器13B锁存，并将一特征位置入用于第二特征位寄存器组FR2的一低位字节的寄存器14B之中。
<字数据的写入>
1、从该数据传送源电路1输出一译码器启动信号101以使该译码器11置为一启动状态。
2、一寄存器选择信号102选择例如一第三寄存器组而从该译码器传送源电路1输出到该译码器11。
3、从该译码器11输出用于第三组的一写许可信号103，并从该数据传送源电路1输出一高位字节写指令信号106和低位字节写指令信号107。
4、从用于第三组的一高位字节的“或”电路12A和用于第三组的一低位字节的“或”电路12B输出写信号116和117，以将用于第三寄存器组DR3的一高位字节的寄存器13A和用于低位字的寄存器13B以及用于第三特征位寄存器组FR3的一高位字节的寄存器14A和用于一低位字节的寄存器14B分别地置为写启动状态。
5、从该数据传送源电路1输出高位字节数据104并由用于该第三数据寄存器组DR3的一高位字节的寄存器13A锁存，并且低位字节数据由用于该第三数据寄存器组DR3的一低位字节的寄存器13B锁存，并将一特征位置入每个用于该第三特征位寄存器组FR3的一高位字节的寄存器14A和用于低位字节的寄存器14B之中。
因而，由于上述的该写操作的结果，数据寄存器的一读操作将由一个例子的方式给予描述，在该例子中仅仅高位字节数据被锁存在第一数据寄存器组DR和仅仅低位字节数据被锁存在第二数据寄存器组BR2同时字数据被锁存在第三数据寄存器组DR3中。
1、该数据传送终端电路2首先向数据选择器15和特征位选择器16输出一选择信号111以便选择用于该第一数据寄存器组DR1的一高位字节的寄存器13A和用于该第一特征位寄存器组FR1的一高位字节的寄存器14A。
2、该数据选择器15读出用于该第一数据寄存器组DR1的一高位字节的寄存器13A的数据并输出该读数据112，同时该特征位选择器16读出用于该第一特征位寄存器组FR1的一高位字节的该寄存器14A的一特位并输出“特征位存在”的一特征位读信号113。
3、因为该特征位读信号113是“特征位存在”所以该数据传送终端电路2捡出来自数据选择器15的读数据112。
4、然后，该数据传送终端电路2输出一选择信号111以便选择用于该第一数据寄存器组DR1的低位字节的寄存器13B和用于该第一数据寄存器组DR1的低位字节的寄存器13B和用该第一特征位寄存器组FR1的低位字节的寄存器14B。
5、该数据寄存器15读出用于该第一数据寄存器组DR1的一低位字节的寄存器14B的数据和输出该读数据112，同时该特征位选择器16读出用于该第一特征位寄存器组FR1的一低位字节的寄存器14B的一特征位和输出一“特征位缺少”的特征位读信号113。
6、因为该特征位读信号113是“特征位缺少”所以该数据传送终端电路2抑制检出该读数据112。
7、接着，该数据传送终端电路2输出一选择信号111以便选择用于该第二数据寄存器组DR2的一高位字节的寄存器13A和用于该第二特征位寄存器FR2的一高位字节的寄存器14A。
8、该数据选择器15读出用于该第二数据寄存器组DR2的一高位字节寄存器13A的数据和输出该数据112，同时该特征位选择器16读出用于该第二特征位寄存器组FR2的一高位字节的寄存器14A的一特征位和输出“特征位缺少”的一特征位读信号113。
9、因为该特征位读信号113是“特征位缺少”所以该数据传送终端电路2抑制检出该读数据112。
10、然后，该数据传送终端电路2输出一选择信号111以便选择用于该第二数据寄存器组DR2的一低位字节的寄存器13B和用于该第二特征位寄存器组FR2的一低位字节的寄存器14B。
11.该数据选择器15读出用于该第二数据寄存器组DR2的一低位字节的寄存器13B的数据并输出该读数据112，同时该特征位选择器16读出用于该第二特征位寄存器组FR2的一低位字节的寄存器14B的一特征位并输出一“特征位存在”的特征位读信号113。
12.因为该特征位读信号113是“特征位存在”所以该数据传送终端电路2捡出该读数据112。
13.然后，该数据传送终端电路2输出一选择信号111，以便选择用于该第三数据寄存器组DR3的一高位字节的寄存器13A和用于该第三特征位寄存器组FR3的一高位字节的寄存器14A。
14.该数据选择器15读出用于该第三数据寄存器组DR3的一高位字节的寄存器13A的数据并输出该读数据112，同时该特征位选择器16读出用于该第三特征位寄存器组FR3的一高位字节的寄存器14A的一特位并输出一“特征位缺少”的特征位读信号113。
15.因为该特征位读信号113是“特征位缺少”所以该数据传送终端电路2抑制检出该读数据112。
16.接着，该数据传送终端电路2输出一选择信号111以便选择用于该第三数据寄存器组DR3的一低位字节的寄存器13B和用于该第三特征位寄存器组FR3的一低位字节的寄存器14B。
17.该数据选择器15读出用于该第三数据寄存器组DR3的一低位字节的寄存器13B的数据并输出该读数据112，同时该数据选择器16读出用于该第三特征位寄存器组FR3的一低位字节的寄存器14B的一特征位并输出一“特征位存在”的特征位读信号113。
18.因为该特征位读信号113是“特征位存在”所以该数据传送终端电路2捡出该读数据112。
现在已对本发明作了全面的描述，很明显本技术领域的一普通技术人员在不违背本发明所披露的精神和范围的情况下可对本发明进行许多改变和修改。

Claims (3)

1.一种并行数据传送电路，包括：
一个数据传送源电路(1)，用来与并行数据一起输出一个寄存器指定信号；
多个数据寄存器(13A，13B)；
多个分别对应于所述数据寄存器(13A，13B)的特征位寄存器(14A，14B)；
与所述多个数据寄存器(13A，13B)和所述多个特征位寄存器(14A，14B)相连并与数据传送源电路(1)相连的一个写电路(11，12A，12B)，用来将所述数据传送源电路(1)输出的并行数据写入所述数据寄存器(13A，13B)中的一个寄存器，该寄存器是由来自所述数据传送源电路(1)的寄存器指定信号所指定的，并且所述写电路还将一个特征位放入一个对应于该数据寄存器的所述特征位寄存器(14A，14B)之中；
与所述数据寄存器(13A，13B)和所述特征位寄存器(14A，14B)相连的一个读电路，用来在所述数据寄存器(13A，13B)中读取数据和在所述特征位寄存器(14A，14B)中读取特征位；以及
与所述读电路相连的一个数据传送终端电路(2)，用来在接收了来自所述数据传送源电路(1)的一个终止信号之后，输出一个选择信号，以选择一个所述数据寄存器(13A，13B)和与选择所述数据寄存器无关地选择一个所述特征位寄存器(14A，14B)，通过所述读电路读出在该数据寄存器中的数据和在该特征位寄存器中的特征位，并且当对应于根据该选择信号所选择的数据寄存器的特征位寄存器中包含特征位时，取出由所述读电路读出的数据，而当该特征位寄存器中未包含特征位时，抑制取出该数据。
2.如权利要求1所述的一种并行数据传送电路，其中所述写电路(11，12A，12B)包括一个用来对来自所述数据传送源电路(1)的寄存器指定信号进行译码的译码器(11)，和多个“或”电路(12A，12B)，这些“或”电路用来接收由所述译码器译码的信号和从所述数据传送源电路(1)输出的写信号，提供给所述多个数据寄存器(13A，13B)和所述多个特征位寄存器(14A，14B)，以便将一个相应的所述数据寄存器(13A，13B)置为写状态，并将一个特征位置入相应的一个所述特征位寄存器(14A，14B)之中，所述读电路包括一个数据选择器(15)和一个特征位选择器(16)，数据选择器(15)用来根据来自所述数据传送终端电路(2)的选择信号选择一个所述数据寄存器(13A，13B)，特征位选择器(16)用来根据该选择信号选择一个所述特征位寄存器(14A，14B)。
3.根据权利要求1或2所述的一种并行数据传送电路，其中所述多个数据寄存器(13A，13B)包括用于一个高位字节和一个低位字节的多个数据寄存器组(DR1至DRn)，所述多个特征位寄存器(14A，14B)包括用于一个高位字节和一个低位字节的多个特征位寄存器组(FR1至FRn)。
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