CN1510689A

CN1510689A - 闪存的数据写入与读取方法及电路

Info

Publication number: CN1510689A
Application number: CNA021593671A
Authority: CN
Inventors: 庄海峰
Original assignee: Leadtek Technology Co Ltd
Current assignee: Leadtek Technology Co Ltd
Priority date: 2002-12-26
Filing date: 2002-12-26
Publication date: 2004-07-07

Abstract

本发明公开一闪存的数据写入及读取的方法及电路，其是两组闪存共享一数据总线，两条数据写入信号线或读取信号线分别电气连接至各组闪存，利用两相位不重叠或相差180度的写入或读取信号分别控制各组闪存的数据写入或读取时机；藉此可在同一时段将数据分别写入或读取各组闪存，从而提高写入或读取效率。

Description

闪存的数据写入与读取方法及电路

技术领域

本发明涉及一种闪存的数据写入及读取方法及其电路，尤其是涉及一种可在同一时段内将数据写入闪存及将数据自闪存读取的方法及电路。

发明背景

目前与闪存相关的产品的数据读取速度愈来愈快，但写入速度却无法相应地提升，以致于产品的性能无法充分发挥。由于提高写入速度的方法及其相关的应用尚未标准化，故应用目前标准化的闪存组件以加快写入速度的方式是目前最可行的方法之一。

目前提高闪存写入速度可通过几个方式实现，第一种为暂存式的写入方式，其是将要写入的数据暂存到一缓冲区，等候该闪存的前一批数据写完后，再写入下一批数据。暂存式写入方式的实施电路如图1(a)所示，一数据存储电路10的数据总线102及数据写入信号线103分别连接一闪存101，经由该数据写入信号线103传送写入信号WR的指示，将数据Da循序写入。该暂存式的写入方式仅需一颗闪存即可工作，但是写入效率较差。第二种为循环式的写入方式，其实际的实施电路如图1(b)所示，一数据存储电路12的两颗闪存104、105是共享数据总线106及数据写入信号线107。实际上它也是利用等候上一批数据写入后，再写入下一批数据，只不过是利用两颗闪存104、105将写入时间错开以提升效率。

目前应用于USB1.1的USB磁盘的闪存的存取及编程速度，分别约为20MBps及1MBps。相对地，在USB的数据传输速度，约1MBps至1.5MBps，因此USB的传输速度为USB磁盘的速度设计瓶颈。然对于USB2.0的规格而言，其将USB的传输速度提升至60MBps。因此对USB2.0的磁盘而言，速度的瓶颈反而是闪存要存取及编程速度。若在USB磁盘内应用现有的暂存式或循环式的写入方法，可提高30％左右的速度，即仅将存取及编程速度加速至28MBps及13MBps。

上述现有的方法虽可提高闪存的数据写入效率，但对于目前市场上讲究高速度传输的电子装置而言，仍有其使用上的限制，从而仍有相当大的改善空间。

发明内容

本发明可利用两组闪存结合两条独立的数据写入信号线，以降低数据写入所等待的时间，如此可产生出类似DRAM的DDR(双倍数据速率)效果。因此相较于现有技术，本发明可将数据以将近其两倍的速率写入。

本发明闪存的数据写入方法，是将两组闪存共享一数据总线，两条数据写入信号线分别电气连接至各组闪存，利用两相位不重叠或相差180度的写入信号分别控制各组闪存的数据写入时机。由此可在同一时段将数据分别写入各组闪存，从而提高写入效率。

本发明闪存的数据写入电路包含两组闪存、一数据总线及两数据写入信号线；该数据总线电气连接至各组闪存，该两数据写入信号线分别电气连接至各组闪存。该两数据写入信号线传输两个相位不重叠或相差180度的数据写入信号，用以分别控制各组闪存的数据写入。实际操作时还可利用一反相器以产生相位相差180度的写入信号。

本发明的闪存的数据写入方法在理想状态下，可提升一倍左右的速度，若再加上数据流的处理，可再增加20％左右的速度，整体而言可将写入及编程速度加速至50MBps及20MBps，其瞬间速度相当于是USB2.0的极限，平均也相当于USB1.1二十倍的速度，故可大幅提高闪存的写入效率。

虽然本发明的主要目的是用以提高闪存的数据写入效率，但实际上，本发明还可应用于数据读取方面。相较于写入电路，读取电路同样是将数据总线共享，而两条原本电气连接至各组闪存的数据写入信号线则以数据读取信号线替代。利用两相位不重叠或相差180度的读取信号分别控制各组闪存的数据读取时机。

附图说明

本发明将依照附图加以说明，其中：

图1(a)及图1(b)是现有的闪存数据写入电路示意图；

图2是本发明的闪存数据写入方法的时序图；

图3显示本发明的闪存数据写入方法与现有技术的效率比较示意图；及

图4是本发明的闪存数据写入电路的示意图：

图5是本发明另一闪存写入电路的示意图；

图6是本发明再一闪存写入电路的示意图；

图7是本发明的闪存数据读取方法的时序图；

图8是本发明的闪存数据读取电路的示意图；及

图9是本发明另一闪存的数据读取电路的示意图。

图中：

10、12数据存储电路

101闪存

102数据总线

103数据写入信号线

104、105闪存

106数据总线

107数据写入信号线

20数据

40、50、60闪存的数据写入电路

401、402闪存

403数据总线

404、405数据写入信号线

501、502、503、504闪存

505数据总线

506、507数据写入信号线

601、602闪存

603数据总线

604数据写入信号线

605反相器

80、90闪存的数据读取电路

801、802闪存

803数据总线

804、805数据读取信号线

901、902、903、904闪存

905数据总线

906、907数据读取信号线

具体实施方式

参照图2，现有的暂存式或循环式的闪存数据写入方式如数据a的所示。当写入信号WR_a或WR_b由低电位转换为高电位时，数据20将被写入闪存，故每个数据20写入均间隔一时间。本发明的闪存数据写入方式类似加入另一组数据b，而数据20写入闪存的时机分别由写入信号WR_a及WR_b控制。具体而言，本发明的闪存数据写入方法是将数据总线共享，而将数据写入信号WR_a及WR_b的两条数据写入信号线独立出来。其功效等同于在WR信号线的上升沿存取数据a，而在WR信号线的下降沿存取数据b。如此一来，每个数据20写入的间隔时间可大幅缩短，相同时间内可写入约两倍的数据，故其写入效率可明显提升。假设每个周期需50纳秒(ns)，可将25ns分配给WR_a，另25ns分配给WR_b，而维持相同的周期。必须注意的是，闪存是一异步组件，图1中的WR_a、WR_b及WR并不是一时钟信号，而是表示一控制取样信号，因而其间有中断的可能。

图3为现有的暂存式、循环式及本发明的闪存写入效率比较示意图。假设总共有2K字节的数据要写入，若一次写入512字节，即一页的容量，暂存式写入方式只使用一颗闪存，当每写入512字节的数据后，必须等待一段时间以利用电压将该页数据存储在闪存单元内，然后才可再写入另一批512字节数据。该闪存在等待时将呈现「忙碌」状态而拒绝下一批数据的写入。循环式的写入方式使用两颗闪存，在第一批512字节写入第一颗闪存后，即使该第一颗闪存呈现″忙碌状态，下一批512字节不需等待，仍可继续写入第二颗闪存，故可节省写入的时间。本发明的闪存数据写入方法由于是利用两颗闪存结合两条独立的数据写入信号线，故1K字节数据，可分为两个512字节分别由两条数据写入信号线写入，故其几乎是同步进行，或者严格来说仅差一字节的写入时间。若1字节的存取时间需50ns，也就是两者的启始时间仅相差50ns。若每批512字节的写入必须间隔100微秒(μs)的编程时间以便将数据存储在闪存单元，各512字节间隔的″忙碌″时间即为100μs，所以就存储2K字节的数据而言，如果比较最后一批512字节写入完成的时间，本发明相较于暂存式的数据写入方法可节省2×100μs+2×512×50ns的时间。另外，若与同样使用两颗闪存的循环式数据写入方法比较，则也可节省512×50ns的时间。当数据量越大就越能明显的看出本发明在数据写入效率上所提升的功效。

图4是本发明的闪存数据写入电路的示意图。一数据写入电路40包含两颗闪存401、402、一数据总线403及两条数据写入信号线404、405，其中该数据写入信号线404、405分别连接该闪存401、402以传输写入信号WR_a及WR_b。该数据总线403则连接至该闪存401、402以传输数据Da。

本发明在实际应用上并不局限于使用两颗闪存，若数据庞大可利用更多的闪存以增进数据写入效率。以下将以利用四颗闪存为例加以说明。

参照图5，一闪存的数据写入电路50包含四颗闪存501、502、503、504、一数据总线505及两数据写入信号线506、507，闪存501、502、503、504共享该数据总线505。该数据写入信号线506连接至该闪存501、502以传输写入信号WR_a，而该数据写入信号线507则连接至该闪存503、504以传输写入信号WR_b；藉此即可在同一时段内，将数据Da写入该闪存501、502、503、504。

另外，本发明还可利用反相器以产生写入信号的相位差。参照图6，一闪存的数据写入电路60包含两颗闪存601、602、一数据总线603、一数据写入信号线604及一反相器605。该闪存601、602共享该数据总线603，而该数据写入信号线604则经由两分路分别连接该闪存601、602，其中连接至该闪存602的分路中设有一反相器605，使该闪存601、602的写入信号的相位相差180度。

本发明除了可应用在数据写入方面之外，还可应用于数据的读取方面。参照图7，其将图2中的WR_a、WR_b及WR分别以READ_a、READ_b及READ取代。应用相同的原理，本发明的闪存数据读取方法同样将数据总线(data bus)共享，而将数据读取信号READ_a及READ_b的两条数据读取信号线独立出来。其功效等同于在READ信号线的上升沿读取数据c，而在READ信号线的下降沿读取数据d。如此一来，每个数据70读取的间隔时间可大幅缩短，相同时间内可读取约两倍的数据，故其读取效率可明显提高。

图8是本发明的闪存数据读取电路的示意图。一闪存的数据读取电路80包含两颗闪存801、802、一数据总线803及两条数据读取信号线804、805，其中该数据读取信号线804、805分别连接该闪存801、802以传输读取信号READ_a及READ_b。该数据总线803则连接至该闪存801、802以传输数据Da。

图9是利用四颗闪存的数据读取电路的示意图。一闪存的数据读取电路90包含四颗闪存901、902、903、904、一数据总线905及两数据读取信号线906、907。闪存901、902、903、904共享该数据总线905。该数据读取信号线906连接至该闪存901、902以传输读取信号READ_a，而该数据读取信号线907则连接至该闪存903、904以传输读取信号READ_b；由此即可在同一时段内，将数据Da自该闪存901、902、903、904读取。

本发明的技术内容及技术特点已公开如上，然而熟悉本项技术的人士仍可能基于本发明的教示及公开而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所公开的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求书所涵盖。

Claims

1.一种闪存的数据写入方法，包含下列步骤：

产生第一组数据；

产生第一组数据写入信号，用以将所述第一组数据写入第一组闪存；

在所述第一组数据写入信号关闭后产生第二组数据；及

产生第二组数据写入信号，用以将所述第二组数据写入第二组闪存，其中所述第二组数据写入信号和所述第一组数据写入信号互不重叠。

2.根据权利要求1所述的闪存的数据写入方法，其特征在于所述第二组数据写入信号和所述第一组数据写入信号的相位相差180度。

3.一种闪存的数据写入电路，包含：

至少两组闪存；

一数据总线，电气连接至所述至少两组闪存；及

两数据写入信号线，分别电气连接至所述至少两组闪存，其中所述两数据写入信号线的数据写入信号互不重叠，用于将所述数据总线的数据分别写入所述至少两组闪存。

4.根据权利要求3所述的闪存的数据写入电路，其特征在于所述两数据写入信号线的数据写入信号的相位相差180度。

5.一种闪存的数据写入电路，包含：

至少两组闪存；

一数据总线，电气连接至所述至少两组闪存；

一数据写入信号线，电气连接至一组闪存；及

一反相器，其输入端连接至所述数据写入信号线，其输出端连接至另一组闪存。

6.一种闪存的数据读取方法，包含下列步骤：

产生第一组数据；

产生第一组数据读取信号，用以自第一组闪存读取所述第一组数据；

在所述第一组数据读取信号关闭后产生第二组数据；及

产生第二组数据读取信号，用以自第二组闪存读取所述第二组数据，其中所述第二组数据读取信号和所述第一组数据读取信号互不重叠。

7.根据权利要求6所述的闪存的数据读取方法，其特征在于所述第二组数据读取信号和所述第一组数据读取信号的相位相差180度。

8.一种闪存的数据读取电路，包含：

至少两组闪存；

一数据总线，电气连接至所述至少两组闪存；及

两数据读取信号线，分别电气连接至所述至少两组闪存，其中所述两数据读取信号线的数据读取信号互不重叠，用于自所述至少两组闪存分别读取所述数据总线的数据。

9.根据权利要求8所述的闪存的数据读取电路，其特征在于所述两数据读取信号线的数据读取信号的相位相差180度。