CN1921009A - 存储器控制器件及其存储器控制方法 - Google Patents

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CN1921009A CNA2006101215769A CN200610121576A CN1921009A CN 1921009 A CN1921009 A CN 1921009A CN A2006101215769 A CNA2006101215769 A CN A2006101215769A CN 200610121576 A CN200610121576 A CN 200610121576A CN 1921009 A CN1921009 A CN 1921009A
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金圭成
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Abstract

提供一种存储器控制器件和存储器控制方法，以便补偿在环境因素改变之后发生的附加延迟，并且允许平滑的写入操作。该存储器控制器件包括：控制器，其计算将系统时钟延迟一个周期所必需的延迟单元的数目作为延迟信息；以及补偿单元，其通过使用利用控制器信号计算的延迟信息来产生补偿控制信号。该补偿单元补偿在诸如电压或温度的环境因素改变之后发生的附加延迟。

Description

存储器控制器件及其存储器控制方法
技术领域
本发明一般地涉及一种存储器控制器件(device)及其存储器控制方法。更具体地说，本发明涉及一种存储器控制器件和方法，其补偿在将数据写入存储器时发生的错误，并且允许平滑的写入操作。
背景技术
存储器包括写入和读取数据的记录介质。动态随机存取存储器(DRAM)例示了这种存储器，并且根据每个选通脉冲的数据传输速率而被划分为单数据速率(SDR)存储器和双数据速率(DDR)存储器。SDR存储器在选通脉冲的上升沿写入或读取数据，并且每一个选通脉冲周期允许单次数据写入或读取操作。
另一方面，DDR存储器在选通脉冲的上升沿和下降沿均写入或读取数据，并且每一个选通脉冲周期允许两个数据写入或读取操作。因此，与SDR存储器相比，DDR存储器具有存储器在其中平滑地写入或读取数据的较窄的有效数据窗口(VDW)。
为了通过窄VDW准确地写入或读取数据，需要存储器控制器件。如图1所示，存储器控制器件被嵌入特定用途集成电路(ASIC)中。
图1是图示具有传统的存储器控制器件的ASIC 1的视图。
参照图1，传统的存储器控制器件10被嵌入ASIC 1中，并且执行ASIC1和DDR存储器20之间的接口连接。存储器控制器件10包括延迟补偿电路(DCC)11、第一时钟树合成(CTS)13、第二CTS 15、选通脉冲产生器17和数据产生器19。
DCC 11接收由ASIC 1提供的系统时钟(称为‘SYSTEM CLK’)，并且计算将SYSTEM CLK延迟一个周期所必需的延迟信息。当DDR存储器20提供DRAM数据选通脉冲(称为‘read_dqs信号’)和数据信号(称为‘read_data信号’)时，DCC 11基于所述延迟信息来延迟‘read_dqs信号’，以便在‘read_dqs信号’的上升沿和下降沿读取read_data信号。
DCC 11基于延迟信息而分别延迟产生用于写入数据和产生数据信号(称为‘data_out信号’)的选通脉冲信号(称为‘write_dqs信号’)所必需的选通脉冲产生控制信号(称为‘clk_dqs_out信号’)和数据产生控制信号(称为‘clk_wr信号’)，然后，DCC 11输出延迟后的信号。
选通脉冲产生器17使用单线(line)clk_dqs_out信号和单线clk_wr信号来产生write_dqs信号。数据产生器19使用8线clk_wr信号来产生8位的data_out信号。
第一CTS 13包括用于分别延迟clk_dqs_out信号和clk_wr信号、使得clk_dqs_out信号和clk_wr信号以相同的相位到达选通脉冲产生器17的缓冲器。也就是说，第一CTS 13附加地进行延迟，使得从DCC 11输出的单线clk_dqs_out信号和单线clk_wr信号具有相同的相位。
第二CTS 15包括用于附加地进行延迟、使得由数据产生器19提供的8线clk_wr信号具有相同相位的缓冲器。
由于从DCC 11输出的clk_dqs_out信号和clk_wr信号被CTS 13和CTS15附加地延迟，因此，data_out信号的VDW变窄，并且SYSTEM CLK和write_dqs_out信号之间的相位差由于该附加延迟而变得更大。
图2是图示具有传统的存储器控制器件10的ASIC 1的输出信号的视图。
图2图示了这样的示例情况，其中，从DCC 11输出的clk_dqs_out信号的相位被延迟多达90°，并且从DCC 11输出的clk_wr信号的相位被延迟多达180°。
被延迟多达90°的clk_dqs_out信号和被延迟多达180°的clk_wr信号被第一CTS 13和第二CTS 15附加地延迟。从传统的存储器控制器件10输出的write_dqs信号相对于SYSTEM CLK具有90°或更多的相位差，这导致data_out信号的窄VDW。
此外，DDR存储器20存储在write_dqs信号的上升沿和下降沿读取的数据A、B、C、D。然而，由于数据A、B、C、D落在VDW之外，因此不能获得准确的数据。
因此，在DDR存储器20中可能发生写入错误。当诸如电压、温度和由传输信道特性导致的噪声的环境因素改变时，该写入错误更成问题。结果，由于第一CTS 13和第二CTS 15的附加延迟而不能获得DDR存储器20的平滑写入操作。
因此，需要一种改进的存储器控制器件和方法来补偿在将数据写入存储器时发生的错误，并且允许平滑的写入操作。
发明内容
本发明的示例实施例的一个方面是解决至少上述问题和/或缺点，并且提供至少下述优点。因此，本发明的示例实施例的一个方面是提供一种存储器控制器件和方法，其补偿由电压、温度以及传输信道特性所导致的噪声中的至少一个的改变引起的写入错误，从而实现平滑的写入操作。
本发明的示例实施例的上述方面是通过提供这样的存储器控制器件来实现的，该存储器控制器件包括：控制器，其计算将系统时钟延迟一个周期所必需的延迟单元的数目作为延迟信息；以及补偿单元，其通过使用利用控制器信号计算的延迟信息来产生补偿控制信号，从而补偿在电压和温度的至少一个中的环境因素改变之后发生的附加延迟。
优选地，所述控制器包括：相位检测器，其接收系统时钟，并且输出其间具有相位差的两个信号；延迟控制器，其通过使用具有相位差的这两个系统时钟，计算将系统时钟延迟一个周期所必需的延迟单元的数目作为延迟信息；以及控制信号产生器，其通过基于所述延迟信息而使系统时钟经过某个数目的延迟单元来产生第一控制信号，并且产生相对于第一控制信号具有相位差的第二控制信号，并将第一和第二控制信号输出以便与预定存储器的接口。
优选地，控制信号产生器接收从补偿单元输出的补偿控制信号，并且补偿在将数据写入存储器的操作之后发生的附加延迟。
此外，所述存储器控制设备包括：选通脉冲产生器，其通过使用第一和第二控制信号来产生用于将数据传送到存储器的时钟信号；数据产生器，其通过使用第二控制信号来产生传送到存储器的数据信号；第一附加延迟器，其附加地延迟一个第一控制信号和一个第二控制信号，使得以相同的相位将第一和第二控制信号输入选通脉冲产生器；以及第二附加延迟器，其附加地延迟8个第二控制信号，使得以相同的相位将这8个第二控制信号输入数据产生器。
优选地，补偿单元使用与根据环境因素的改变而改变的延迟信息相对应的第一附加延迟器和第二附加延迟器的附加延迟值来产生补偿控制信号。
本发明的示例实施例的上述方面还通过提供一种存储器控制方法来实现，该存储器控制方法包括：计算将系统时钟延迟一个周期所必需的延迟单元的数目作为延迟信息；以及通过使用由控制器计算的延迟信息来产生补偿控制信号，从而补偿在电压和温度的至少一个中的环境因素改变之后发生的附加延迟。
优选地，延迟信息计算操作包括：接收系统时钟并且输出其间具有相位差的两个系统时钟；以及通过使用具有相位差的这两个系统时钟来计算将系统时钟延迟一个周期所必需的延迟单元的数目。
优选地，所述存储器控制方法还包括：接收补偿控制信号，以及补偿在写入数据的操作之后发生的附加延迟。
根据以下详细描述，本发明的其它目的、优点和显著特征对于本领域技术人员来说将变得清楚，当结合附图理解时，所述描述公开了本发明的示例
实施例。
附图说明
根据结合附图理解的以下描述，本发明的某些示例实施例的上述方面和其它目的、特征及优点将更加清楚，在附图中：
图1是图示具有传统的存储器控制器件的ASIC的视图；
图2是图示具有传统的存储器控制器件的ASIC的输出信号的视图；
图3是图示根据本发明示例实施例的存储器控制器件的框图；
图4是图示根据本发明示例实施例的具有存储器控制器件的ASIC的输出信号的视图；以及
图5是图示根据本发明示例实施例的存储器控制器件的操作的流程图。
在附图中，相同的附图参考标号将自始至终被理解为表示相同的要素、特征和结构。
具体实施方式
在本描述中定义的诸如详细构造和元件的内容被提供用来帮助全面理解本发明的实施例。因此，本领域普通技术人员将认识到：在不背离本发明的范围和精神的情况下，可以进行对在此描述的实施例的各种改变和修改。此外，为清楚和简明起见，省略了对公知功能和构造的描述。
图3是图示根据本发明示例实施例的存储器控制器件的框图。
参考图3，存储器控制器件100被嵌入在ASIC 1中，并且执行ASIC 1和DDR存储器200之间的接口连接。存储器控制器件100包括DCC 110、补偿单元120、第一CTS 130、第二CTS 150、选通脉冲产生器170和数据产生器190。
DCC 110包括相位检测器112、延迟控制器114和控制信号产生器116。
相位检测器112接收由ASIC 1提供的SYSTEM CLK，并且输出其间具有相位差的两个信号。例如，相位检测器112使SYSTEM CLK经过某个数目的延迟单元，从而输出第一相位的SYSTEM CLK，并且使该SYSTEM CLK再经过两个延迟单元，从而输出第二相位的SYSTEM CLK。
延迟控制器114通过使用从相位检测器112输出的第一相位和第二相位的SYSTEM CLK来计算将SYSTEM CLK延迟一个周期所必需的延迟信息。例如，延迟控制器114调整相位检测器112的延迟单元的数目，以便将第一相位或第二相位的SYSTEM CLK之一置于高状态，将剩余的那个相位的SYSTEM CLK置于低状态，并且计算用来将SYSTEM CLK延迟一个周期的延迟单元的数目作为延迟信息。
作为示例，如果延迟控制器114使第一相位的SYSTEM CLK经过99个延迟单元，并且使第二相位的SYSTEM CLK经过101个延迟单元，以便将第一或第二相位的SYSTEM CLK之一置于高状态，并且将剩余的另一个相位的SYSTEM CLK置于低状态，则用来将SYSTEM CLK延迟一个周期的延迟单元的总数目是100。
控制信号产生器116产生用来读取存储在DDR存储器200中的数据的控制信号、以及用来将数据写入DDR存储器200的控制信号。控制信号产生器116包括读取控制信号产生器117和写入控制信号产生器118。
读取控制信号产生器117基于所述延迟信息来延迟由DDR存储器200提供的read_dqs信号，以便在read_dqs信号的上升沿和下降沿读取由DDR存储器200提供的read_data信号。
由于read_data信号和read_dqs信号在它们之间具有90°的相位差，因此读取控制信号产生器117延迟read_dqs信号，使得read_dqs信号的边沿位于read_data信号的VDW中。如果100个延迟单元可用，则read_dqs信号经过25个延迟单元，使得read_data信号和read_dqs信号之间的相位差是90°。
写入控制信号产生器118基于从补偿单元12输出的补偿控制信号而将产生write_dqs信号和data_out信号所必需的clk_dqs_out信号和clk_wr延迟，并且输出延迟后的信号。
例如，为了使write_dqs信号的相位比SYSTEM CLK晚90°开始、并且使data_out信号的相位比write_dqs信号晚90°开始，写入控制信号产生器118基于补偿控制信号来输出比SYSTEM CLOCK晚不到90°开始的clk_dqs_out信号以及比SYSTEM CLK晚不到180°开始的clk_wr信号。
如果可以获得100条延迟信息，则写入控制信号产生器118使SYSTEMCLK经过23个延迟单元，从而输出相位被延迟不到90°的clk_dqs_out信号，并且使SYSTEM CLK经过46个延迟单元，从而输出相位被延迟不到180°的clk_wr信号。
补偿单元120基于由延迟控制器114计算的延迟信息来输出补偿控制信号，该补偿控制信号用来补偿当写入控制信号产生器118将数据写入DDR存储器200时由于环境因素的改变而发生的错误。然后，补偿单元120将该补偿控制信号提供给写入控制信号产生器118。
也就是说，补偿单元120估计由于电压、温度和由传输信道特性导致的噪声的改变而由第一CTS 130和第二CTS 150产生的附加延迟值，并且控制写入控制信号产生器118使clk_dqs_out信号和clk_wr信号不经过与所估计的附加延迟值相对应的数目的延迟单元。
补偿单元120基于所述延迟信息来存储CTS附加延迟值，如下表1所示。
[表1]
  (V)   (℃)   CTS附加延迟值(ns)  延迟信息(延迟单元的数目)   延迟单元经过时间(ps)   补偿值(延迟单元的数目)
  Clk_wr   Clk_dqs_out   Clk_wr   Clk_dqs_out
  1.10   125   1.20   1.00  32   313   4   3
  1.12   115   1.13   0.90  35   310   4   3
  1.16   110   1.01   0.82  41   304   3   3
  1.19   75   0.93   0.75  62   225   4   3
  1.21   74   0.84   0.63  68   219   4   3
  1.22   71   0.72   0.50  77   208   3   2
  1.30   -35   0.63   0.45   95   140   5   3
  1.32   -38   0.54   0.32   100   133   4   2
  1.35   -40   0.48   0.23   107   125   4   2
参考表1，如果由延迟控制器114计算的延迟信息是100，则补偿单元120为clk_wr信号估计0.54ns的CTS附加延迟值，并且为clk_dqs_out信号估计0.32ns的CTS附加延迟值。
为了补偿CTS附加延迟，补偿单元120控制写入控制信号产生器118补偿与补偿值一样多的延迟单元数目。例如，补偿单元120控制写入控制信号产生器118使clk_wr信号经过100减去四(4)个延迟单元，以便使SYSTEMCLK和clk_wr信号之间的相位差小于180°。此外，补偿单元120控制写入控制信号产生器118使clk_dqs_out信号经过100减去二(2)个延迟单元，以便使SYSTEM CLK和clk_dqs_out信号之间的相位差小于90°。
如表1所示，当电压低并且温度高时，存储器处于最差状态。例如，如果电压低并且温度高，则CTS附加延迟值增大，因此要补偿的延迟单元的数目增大。可替换地，当电压高并且温度低时，存储器处于最佳状态。
第一CTS 130包括缓冲器，其将clk_dqs_out信号和clk_wr信号延迟某个时间，使得clk_dqs_out信号和clk_wr信号以相同的相位到达选通脉冲产生器170。换言之，第一CTS 130附加地延迟从写入控制信号产生器118输出的单线clk_dqs_out信号和单线clk_wr信号，以便具有相同的相位。
第一CTS 130附加地延迟在写入控制信号产生器180处被分别延迟不到90°和不到180°的clk_dqs_out信号和clk_wr信号，以便具有相同的相位90°。
第二CTS 150附加地延迟提供给数据产生器190的8线clk_wr信号，以便具有相同的相位。例如，第二CTS 150附加地延迟在写入控制信号产生器118处被延迟了不到180°的8线clk_wr信号，以便防止clk_wr信号由于传输信道特性而具有不同的相位，并且将相位延迟180°的clk_wr信号输出到数据产生器190。
图4是图示根据本发明示例实施例的具有存储器控制器件的ASIC的输出信号的视图。
参照图4，根据本发明示例实施例的存储器控制器件100具有由100个延迟单元组成的SYSTEM CLK，并且补偿由环境因素的改变导致的CTS附加延迟，以便产生相位延迟90°的write_dqs信号和相位延迟180°的data_out信号。
写入控制信号产生器118基于从补偿单元120输出的补偿控制信号来补偿clk_dqs_out信号和clk_wr信号，并且输出补偿后的信号。通过被补偿了多达CTS附加延迟值的clk_dqs_out信号和clk_wr信号来产生相位延迟90°的write_dqs信号，并且通过被补偿了多达CTS附加延迟值的clk_wr信号来产生相位延迟180°的data_out信号。
图5是图示根据本发明示例实施例的存储器控制器件的操作的流程图。
参照图5，如果在操作S300接通电源并且给ASIC 1供电，则DCC 110使用SYSTEM CLK来计算延迟信息。换言之，DCC 110输出其间具有相位差的两个SYSTEM CLK，并且计算将SYSTEM CLK延迟一个周期所必需的延迟信息。例如，DCC 110调整相位检测器112的延迟单元的数目，以便将第一相位的SYSTEM CLK或第二相位的SYSTEM CLK之一置于高状态，并且将剩余相位的SYSTEM CLK置于低状态，并且在操作S310计算用来将SYSTEM CLK延迟一个周期的延迟单元的数目作为延迟信息。
补偿单元120使用该延迟信息来输出补偿控制信号。也就是说，在操作S330，补偿单元120查阅根据延迟信息存储的CTS附加延迟值，并且输出补偿控制信号，以便使从写入控制信号产生器118输出的clk_dqs_out信号和clk_wr信号不经过与补偿值相对应的数目的延迟单元。
基于补偿控制信号，写入控制信号产生器117输出根据环境因素的改变而被补偿了多达CTS附加延迟值的clk_dqs_out信号和clk_wr信号。例如，在操作S350，写入控制信号产生器118估计第一CTS 130和第二CTS 150的附加延迟值，并且输出没有按照与CTS附加延迟值相同的方式经过所述延迟单元的clk_dqs_out信号和clk_wr信号。
最后，选通脉冲产生器170和数据产生器190使用被补偿了多达CTS附加延迟值的clk_dqs_out信号和clk_wr信号来产生和输出write_dqs信号和data_out信号。例如，第一CTS 130附加地延迟clk_dqs_out信号和clk_wr信号，使得clk_dqs_out信号和clk_wr信号以相同的相位到达选通脉冲产生器170。第二CTS 150附加地延迟提供给数据产生器190的8线clk_wr信号，以具有相同的相位。
在操作S370，选通脉冲产生器170和数据产生器190分别产生和输出write_dqs信号和data_out信号。
如果电源被关断，则存储器控制器件100的操作完成。然而，如果电源仍然接通，则在操作S390重复地执行操作S310至S370。
如上所述，可以防止在环境因素改变之后发生的CTS附加延迟。
根据如上所述的本发明的示例实施例，存储器控制器件100补偿在将数据写入存储器时由于诸如电压、温度和由传输信道特性导致的噪声的环境因素的改变而发生的错误，从而实现平滑的写入操作。
尽管参照本发明的某些示例实施例示出和描述了本发明，但是本领域技术人员将理解：在不背离由所附权利要求限定的本发明的精神和范围的情况下，可以在其中进行各种形式和细节上的改变。

Claims (8)

1.一种存储器控制器件，包括：
控制器，用于计算将系统时钟延迟一个周期所必需的延迟单元的数目作为延迟信息；以及
补偿单元，用于通过使用利用控制器信号计算的延迟信息来产生补偿控制信号，从而补偿在电压和温度的至少一个中的环境因素改变之后发生的附加延迟。
2.如权利要求1所述的存储器控制器件，其中，所述控制器包括：
相位检测器，用于接收系统时钟，并且输出其间包括相位差的两个系统时钟；
延迟控制器，用于通过使用包括相位差的这两个系统时钟，计算将系统时钟延迟一个周期所必需的延迟单元的数目作为延迟信息；以及
控制信号产生器，用于通过基于所述延迟信息而使系统时钟经过某个数目的延迟单元来产生第一控制信号，产生包括相对于第一控制信号的相位差的第二控制信号，并且将第一和第二控制信号输出以便与预定存储器接口。
3.如权利要求2所述的存储器控制器件，其中，控制信号产生器接收从补偿单元输出的补偿控制信号，并且补偿在将数据写入存储器的操作之后发生的附加延迟。
4.如权利要求1所述的存储器控制器件，还包括：
选通脉冲产生器，用于通过使用第一和第二控制信号来产生用来将数据传送到存储器的时钟信号；
数据产生器，用于通过使用第二控制信号来产生传送到存储器的数据信号；
第一附加延迟器，用于附加地延迟一个第一控制信号和一个第二控制信号，使得以相同的相位将第一和第二控制信号输入选通脉冲产生器；以及
第二附加延迟器，用于附加地延迟8个第二控制信号，使得以相同的相位将这8个第二控制信号输入数据产生器。
5.如权利要求4所述的存储器控制器件，其中，补偿单元使用与根据环境因素的改变而改变的延迟信息相对应的第一附加延迟器和第二附加延迟器的附加延迟值来产生补偿控制信号。
6.一种存储器控制方法，包括：
计算将系统时钟延迟一个周期所必需的延迟单元的数目作为延迟信息；以及
通过使用由控制器计算的延迟信息来产生补偿控制信号，从而补偿在电压和温度的至少一个中的环境因素变化之后发生的附加延迟。
7.如权利要求6所述的存储器控制方法，其中，所述延迟信息计算操作包括：
接收系统时钟，并且输出其间包括相位差的两个系统时钟；以及
通过使用包括相位差的这两个系统时钟来计算将系统时钟延迟一个周期所必需的延迟单元的数目。
8.如权利要求6所述的存储器控制方法，还包括：
接收补偿控制信号，以及补偿在写入数据的操作之后发生的附加延迟。
CNA2006101215769A 2005-08-23 2006-08-23 存储器控制器件及其存储器控制方法 Pending CN1921009A (zh)

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