CN1280734C - 用于分段存取控制的控制装置和方法和具有该控制装置的视频存储器装置 - Google Patents

用于分段存取控制的控制装置和方法和具有该控制装置的视频存储器装置 Download PDF

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Abstract

本发明涉及用于控制对包括至少两个存储体的同步动态半导体存储设备的分段存取的控制装置。为避免由于准备周期(预充电和启动)引起的相对长时间的损耗，本发明提供一地址转换单元(12)，用于通过将分段存取分成至少两个部分分段存取来将逻辑存取地址转换成物理存取地址，其中对第一部分分段存取，第一物理存取地址寻址第一存储体的第一存储区域以及对第二部分分段存取，第二物理存取地址寻址第二存储体的第二存储区域。

Description

用于分段存取控制的控制装置和方法和具有该控制装置的视频存储器装置
技术领域
本发明涉及用于控制对包括至少两个存储体的同步动态半导体存储器设备的分段存取(burst access)的控制装置。本发明另外涉及控制分段存取的方法。
背景技术
已知广泛公知和使用同步动态半导体导体设备(SDRAMs)具有如果由于称为准备周期“预充电”和“激和”随机分布的存取而产生的相对长的时间损耗的缺点。尤其是，在随机分段存取的情况下，即，在对存储器读或写存取的情况下，其中多个数据字被用一命令读出或写入，在存储器中字相互紧临，这可能很麻烦，因为它正好是这种允许快速数据存取的分段存取。
目前在市场上可得到并满足JEDEC标准的多数SDRAMs被构造成在它们内部由多个单独的可触发的存储单元或存储体组成，具有相应的触发逻辑。这些存储体经多路复用器或译码器与数据输出和数据输出连接并可由部分的时间重叠触发，其中一个存储体可被准备下一个存取同时与另一存储体有关的数据存取，即读或写存取被执行。
发明内容
由于其中数据总线被阻塞的几个周期通常通过准备周期(预充电和启动)和实际数据存取之间，时间损耗必须与这种存取一起被接受。因此，本发明的一个目的是对包括至少两个存储体的同步动态半导体存储器装置提供一控制以及重新寻址分段存取的控制装置和方法，用这种装置和方法，这些时间损耗可充分地降低或甚至整个地防止。
该目的根据本发明第一方面的控制装置来实现，该控制装置用于控制对包括至少两个存储体的同步动态半导体存储设备的分段存取，具有用于将逻辑存取地址转换成物理存取地址的一地址转换单元，该转换单元包括用于将对特定逻辑存取地址的分段存取分成至少两个部分分段存取的装置，用于确定所述存储体的特定存储区域的物理存取地址的装置，以及用于寻址对不同存储体的特定存储区域的物理存取地址的各部分分段存取的装置，其中对第一部分分段存取，第一物理存取地址寻址第一存储体的第一存储区域，以及对第二部分分段存取，第二物理存取地址寻址第二存储体的第二存储区域。
此外，所述的目的通过如本发明第7方面所述的方法来获得。
本发明是基于对改变由每个分段存取访问的存储体，而不管是否发生换页或换行是有利的这样的认可。为此目的，根据本发明，重新寻址发生，这保证在两个连续存取间改变存储体以及完全将发生的虚拟(逻辑)地址空间映射到相应的大小、实际(物理)地址空间，直到可能没有间隙或双重分配。
根据本发明，对存储区域的特殊的逻辑存取地址的分段存取被转换成两个部分的分段存取，其中这两个部分的分段存取中的每一个寻址不同的存储体以及其中在每种情况中一特殊的存储区域。因此，可保证没有或由于准备周期仅小量延迟发生。即，当第一部分分段存取被执行时，即，向第一存储体写入或从第一存储体读出，同时准备第二部分分段存取。
根据本发明，该控制装置的有利的改进如后文中所述。通过如本发明第2方面所要求的有利改进，根据其第一和第二物理存取地址的列地址彼此相连，可简单地保证物理地址空间，即在半导体存储设备中的存储区域被完全占用而没有空隙或双重分配发生。逻辑存取地址的逻辑地址空间因此可被简单地完全映射到相应大小的物理地址空间。
最大可能节约的时间实际上可被获得，因为如上所述以及如本发明第3方面所述，第二部分分段存取在第一部分分段存取间被准备。一旦第一部分分段存取完成，第二部分分段存取因此可立即被执行，即读取或写入，没有由于准备周期而产生的延迟。
用如本发明第4方面的改进，“交叉寻址”是可能的，即，第一分段被细分成分别对第一或第二存储体的第一和第二区域的第一和第二部分分段存取，以及一第二分段存取被细分成对同样的两个存储体的第一和第二部分分段存取，然而，其中不同的存储区域被寻址。用这种方式寻址优先进行在第一和第二存储体中的存储区域彼此相连，以便获得简单、整个物理存储区域的填充。
在如本发明第5方面所要求的有利改进的情况下，在不同存储体中的相同地址的存储区域被优先存取。在该改进中，物理地址空间最好被压缩，即，物理地址包括一较大的位计数，最好比逻辑地址多一位，因此，例如，在逻辑地址空间中，通过在逻辑寻址期间忽略一位，物理地址空间的M存储体被映射到N/2存储体，即如指定物理地址空间的存储体的一位。
本发明的一种控制对包括至少两个存储体的同步动态半导体存储设备的分段存取的方法，其中通过下列步骤将逻辑存取地址转换成物理存取地址：
将对特定逻辑访问地址的分段存取分成至少两个部分分段存取，
确定存储体的特定存储区域的物理存取地址，及
寻址对不同存储体的特定存储区域的物理存取地址的各部分分段存取，
其中对第一部分分段存取，第一物理存取地址寻址第一存储体的第一存储区域，以及对第二部分分段存取，第二物理存取地址寻址第二存储体的第二存储区域。
用根据本发明的方法或根据本发明的控制单元来读或写存取，分段最好总是用具有相同的偶数字数来执行。应当提供用于存取的专用的或单独的存储区域，其仅用于这种类型的分段，因为否则存储器的数据由于错误被重写。
根据本发明的方法对大量数据的传送非常有用并具有必须管理的硬件结构而没有高速缓存，即，其中在存储器存取之前数据的重新排序是不可能或不切合实际的。尤其在接近成功存取的情况下，即在专用存储器中对不同区域的临界时间数据吞吐率的情况下以及在频繁换页(frequent page)或换行的情况下以及在分段的大小在4以上的情况下，可获得这些优点。
根据本发明的具有半导体存储设备的控制装置可特别有利地使用于视频应用，其中该装置所提供的速度优势特别重要，因为视频数据流必须决不被中断，否则会立即发生图像干扰。
附图说明
本发明将参考附图中所示的实施例来进一步描述，然而，本发明并不局限于此，其中：
图1是用于半导体设备的控制装置的框图；
图2表示用于已知随机顺序方法的信号简档；
图3是根据本发明的控制装置的框图；
图4是根据本发明说明交叉寻址的图；
图5是根据本发明说明寻址空间压缩的图；
图6表示逻辑和物理地址空间的地址分配；以及
图7表示根据本发明用于该方法的信号简档。
具体实施方式
图1是表示同步动态半导体存储器(SDRAM)的触发的基本框图。一般来说，提供一个控制装置1，接收以下信号作为输入信号：片选信号CS、写/读选信号W/ R，在(在本实例中)22位宽的地址总线ADDR0-21上的地址信号。在(在本实例中)16位宽的数据写总线DW0-15上，数据可被写入，同时在(在本实例中)16位宽的数据读总线DR0-15上，读取的数据可被输出。
对输出信号，控制装置1生成以下信号：片选信号CS、行地址选通信号RAS、列地址选通信号CAS、写信号(写使能)WE、(在本实例中)12位宽的地址总线ADDR0-11上的地址信号以及存储体选信号BA0-1。在(在本实例中)16位宽的数据写总线DOUT0-15上，要被写的数据可被输出，同时在(在本实例中)16位宽的数据读总线DIC0-15上，数据可被读入。
由控制装置1输出的信号可被送入存储单元(框)2，包围实际的半导体存储设备(SDRAM)3。这充分地将数据写总线DOUT0-15以及数据读总线DIN0-15重新路由到公用数据总线DQ0-15。另外的测试逻辑也可选加入到存储单元2中。
用于存取具有已知控制装置的已知SDRAM3的典型的信号简档如图2所示。图2a示出了在任何情况下被存取的地址，其中“*”起用于地址不显示部分的占位符的作用。图2b表示存储体选信号BA，其中0或1表示所选的存储体的数量。图2c表示片选信号CS，图2d表示行地址选通信号RAS，图2e表示列地址选通信号CAS以及图2f表示写使能信号WE。图2c至2f所示的信号形成实际命令，用该命令对存储器的存取被准备和启动。在与半导体存储设备有关的标准即JEDEC标准中限定必须用什么手分段来转换以便执行单个的命令的信号，在此不另行解释。图2g示出了时钟信号RCLK。图2h表示数据写总线DOUT，其中具体的数据被说明。图2h表示数据读总线DIN，其中数据被再次说明。
在信号简档中，首先示出了从写操作到读操作的转换(在信号简档(signalprofile)最左端)。因此长度8的两个读分段存取(R0)被做到在不同列中的相同页(或行)以及接着读分段存取(R1)被做到新的一页(或行)上。为能执行到存储体0的第一读分段存取R0，存储体0首先被预充电(预充电，P)并被启动(启动，A)。在第二读分段存取R1可被做到相同存储体的新行前需要同样的准备。
如容易看到的，几个时钟周期通过准备周期P和A之间以及第二准备命令A和实际读存取R0或R1间，在其时钟周期中，数据总线被阻塞，然而，在数据总线上它从这几个周期延迟中清除了。由准备周期引起的这些延迟导致在分段存取情况下讨厌的时间损耗，根据本发明，这将尽可能地降低或甚至防止。
根据本发明的控制装置10如图3所示。输入和输出信号与图1中所述的控制装置1的输入和输出信号相同，以便能与所有同步动态半导体存储器设备兼容。数据线DW0-15以及DR0-15是从输入到输出“循环通过”。
SDRAM的控制和控制信号的产生以及将分段存取细分成至少两个部分的分段存取的功能是由所谓状态机11(有限态自动机)假定的任务。这检测是否需要分段存取，将该命令转换成用于SDRAM的相应的控制信号以及任意地将该命令转发到地址转换单元12以便将该分段存取细分成部分分段存取或达到将用于分段存取的逻辑存取地址转换成用于部分分段存取的物理存取地址。当要生成该地址时，状态机11也向地址转换单元12发信号。
地址转换单元12将在输入地址总线ADDR0-21上的逻辑存取地址转换成物理存取地址以及存储体信号BA0-1，其中在输出地址总线ADDR0-11上物理存取地址被转发到SDRAM。根据本发明逻辑存取地址向物理存取地址的转换将参考图4和图5详细说明。
根据本发明，图4表示用于地址转换的第一选择，即“交叉寻址”。也被指定为初始或虚拟地址空间的逻辑地址空间4在此用四个存储体(存储体0至3)被示出。逻辑地址空间4被逻辑存取地址寻址，如果如在分段存取的环境下对SDRAM的存储区域进行存取的话，其被送入存储器装置10。
图4另外示出了物理地址空间5，它也被指定为实际地址空间。该物理地址空间也包括四个存储体(存储体0至3)，然而，并不一定必须是这种情形。SDRAM的单个存储单元在该物理存取空间5中通过物理存取地址被清楚地寻址。逻辑地址空间4的逻辑存取地址向物理地址空间5的物理存取地址的转换根据本发明由地址转换单元12实现。
在图4所示的例子，每个长度为4的两个分段存取a和b接连发生。根据本发明，寻址逻辑地址空间4的存储体0的逻辑地址区域的第一分段存取最初被分成每个长度为2的两个部分的分段存取1a和2a。第一部分分段存取1a寻址第一存储体0的第一存储区域，同时第二部分分段存取2a寻址第二存储体1的第二存储区域。为执行分段存取a，因此连续地执行部分分段存取1a和2a，即物理存储器的存储体0和存储体1的地址区域被连续地存取。其优点在于第二部分分段存取2a在第一部分分段存取1a执行期间可被准备，因为在这种情况下是对不同存储体进行存取。由于准备周期引起的等待时间因此省却了。
如果与存取1一致，要执行对逻辑地址区域的第二分段存取b，但在逻辑地址空间4的存储体1中，该分段存取b被依次分为两个部分的分段存取1b和2b。地址转换被执行，因为第一部分分段存取1b存取物理地址空间5的存储体0的第二存储区域，而第二部分分段存取2b寻址物理地址空间5的存储体1的存储区域。寻址最好以部分分段存取1a和1b或2a和2b的数据在任何情况下分别相互邻接的方式执行，以便在物理地址空间5的存储体0和1中，一旦两个分段存取a和b被执行，相同存储区域被写入或读出。
大体上，根据本发明，存储体X的逻辑存取地址A的地址转换发生，在长度为N的分段存取情况下，用这种方法：对第一存储体Y的第一物理存取地址B的长度为N/2的第一部分分段存取以及对第二存储体Y+X的第二物理存取地址C的长度为N/2的第二部分分段存取发生，其中Z是不等于0的整数，如果Y是偶数的整数最好+1，如果Y是奇数的整数，最好-1。物理寻址的第一存储体Y最好与逻辑寻址的存储体X一致；物理寻址的第一物理存取地址B最好与逻辑寻址的逻辑存取地址A一致以及第二物理存取地址C最好与逻辑存取地址A+N/2一致。
根据本发明，图5表示用于将逻辑存取地址转换成物理存取地址的第二选项。该图也表示一逻辑地址空间4′和物理地址空间5′，其中逻辑地址空间4′相对于物理地址空间5和如图4所示的逻辑地址空间4被压缩，在该例子中用因子2。因此，如果用因子2降低地址空间，物理地址空间的N存储体变为逻辑地址空间4′中的N/2存储体或A物理存取地址变成A/2逻辑存取地址。这符合在相对于在物理地址空间5寻址的在逻辑地址空间4′寻址期间省略一位。
根据本发明，在该方法的发展过程中，其中存储体1的逻辑存取地址A被在逻辑地址空间4′中寻址的分段存取a被分成两个(或更多)部分分段存取1a和2a，每个寻址不同的存储体，但最好是物理地址空间5的相同的物理存取地址。通常，第一存储体Y的物理存取地址B用部分分段存取1a来寻址以及第二存储体Y+Z的第二物理存取地址B用第二部分分段存取2a来寻址，其中Z是不等于的整数且其中最好A＝B。部分分段存取1a和2a被依次连续执行，其中在第一部分分段存取1a的执行过程中，第二部分分段存取2a被准备，以便避免用于准备命令的不必要的等待时间。
根据本发明，通过增加一位，用图5中所示的方法，执行逻辑存取地址向物理存取地址的转换；换句话说，通过省略一位，特别是表示物理地址空间5中的存储体的存储体位的省略，逻辑存取地址从物理存取地址中产生。如图6所示。要是分段存取的话，在此所示的包括22个地址位a0-a21的逻辑存取地址6在地址总线上被送到控制装置。以下示出了在根据本发明的控制装置特别是其地址7由多个元件71和74组成的地址转换单元中产生的物理地址7。
根据本发明，逻辑存取地址6的最低8位a0-a7被映射到具有列地址位C0-C7的列地址71，以及逻辑存取地址相邻的12位a8-a18被重新路由到具有行地址位r0-r11的行地址72。上面的两个地址位a20和a21与SDRAM的存储体位73、74一致，其中上面的地址位a21被映射到上面的存储体位74(b1)，同时下面的地址位a20被屏蔽。根据本发明，存储体位73被仅在地址转换装置中生成或添加，即，通过对第一部分分段存取设置为0以及对第二部分分段存取设置为1来转换。实际上，因此，仅21而不是22地址位在逻辑地址空间可用，这与上述按因子2压缩一致。
与根据本发明的控制装置有关的信号简档如图7所示，用于对图5和6中所述的地址压缩。在此示出了四个读存取R1a、R2a、R1b、R2b，其中读存取R1a和R1b存取存储体0(见图7b中的存储体信号)以及读存取R2a和R2b存取存储体1。如所看到的，首先在对存储体0的第一读存取R1a发生前，存储体0通过预充电P和启动A被准备。然而，如在图2中所示的信号简档中，并不需要等待来准备存储体1直到第一读存取R1a被完全执行为止，而是通过预充电P和启动A，存储体1立即被准备读命令R1a，然后只要第一读存取R1a结束，存储体1通过第二读存取R2a就被立即存取。然后，该存储体被立即再准备以及只要第二读存取R2a结束就开始对存储体0的第三读存取R1b。然后在开始第四读存取R2b前，存储体1被再次准备。
同时，也示出对存储体2和3的存取的准备操作的第一准备步骤，其与对存储体0和1的准备或对其的读存取同时发生。由于准备周期引起的延迟，依赖于相应的SDRAM类型以及与其相关的时间延迟，因此被完全的省却。
本发明并不局限于上述的例子。原则上，任何分段存取也可被分成两个以上部分分段存取以及在物理地址空间中不同存储体的不同物理存取地址并不必须相互邻近。原则上，部分分段存取也可表现为不同的长度；然而，如果部分分段存取是相同长度的话则实现更简单。本发明也并不局限于特殊类型的SDRAM，而是可应用于所有具有至少两个存储体的SDRAMs，因为，如图3所示，关于控制装置的输入和输出信号，对现有控制装置没有做任何改变。根据本发明，用于执行该方法的控制装置的基本元件也被包括在环绕SDRAM(图1中的3)的存储单元(图1中的2)中。

Claims (14)

1、一种控制装置(10)，用于控制对包括至少两个存储体的同步动态半导体存储设备(3)的分段存取，具有用于将逻辑存取地址转换成物理存取地址的一地址转换单元(12)，该转换单元包括用于将对特定逻辑存取地址的分段存取分成至少两个部分分段存取的装置，用于确定所述存储体的特定存储区域的物理存取地址的装置，以及用于寻址对不同存储体的特定存储区域的物理存取地址的各部分分段存取的装置，其中对第一部分分段存取，第一物理存取地址寻址第一存储体的第一存储区域，以及对第二部分分段存取，第二物理存取地址寻址第二存储体的第二存储区域。
2、如权利要求1所述的控制装置，其特征在于控制装置(10)被设计成第一和第二物理存取地址的列地址相互邻近。
3、如权利要求1所述的控制装置，其特征在于控制装置(10)被设计成在对由第一物理存取地址寻址的第一存储体的存储区域的部分分段存取期间，准备对由另一物理存取地址寻址的另一存储体的存储区域的另一部分分段存取。
4、如权利要求1所述的控制装置，其特征在于地址转换单元(12)包括细分装置，该装置用于将对第一存储体#X的逻辑存取地址A的长度N的分段存取细分成对第一存储体#Y的第一物理存取地址B的长度N/2的第一部分分段存取，以及对第二存储体#(Y+Z)的第二物理存取地址C的长度N/2的第二部分分段存取，其中Z是不等于0的整数。
5.如权利要求4所述的控制装置，其特征在于第一物理存取地址B与逻辑存取地址A对应。
6.如权利要求4所述的控制装置，其特征在于第一存储体#Y与第一存储体#X对应。
7.如权利要求6所述的控制装置，其特征在于第二存储体#(Y+Z)与存储体#(X+Z)对应。
8.如权利要求4所述的控制装置，其特征在于第二物理存取地址C与逻辑存取地址A+N/2对应。
9.如权利要求4所述的控制装置，其特征在于如果Y是一偶数整数，则Z为+1，如果Y是一奇数整数，则Z为-1。
10、如权利要求1所述的控制装置，其特征在于地址转换单元(12)包括细分装置，该装置用于将对存储体#X的逻辑存取地址A的长度N的分段存取细分成对第一存储体#Y的第一物理存取地址B的长度N/2的第一部分分段存取以及对第二存储体#(Y+Z)的第二物理存取地址C的长度N/2的第二部分分段存取，其中Z是不等于0的一整数。
11.如权利要求10所述的控制装置，其特征在于A等于B。
12、如权利要求10所述的控制装置，其特征在于地址转换单元(12)被设计通过用于增加确定存储体的至少一位将逻辑存取地址转换成物理存取地址。
13、一种控制对包括至少两个存储体的同步动态半导体存储设备(3)的分段存取的方法，其中通过下列步骤将逻辑存取地址转换成物理存取地址：
将对特定逻辑访问地址的分段存取分成至少两个部分分段存取，
确定存储体的特定存储区域的物理存取地址，及
寻址对不同存储体的特定存储区域的物理存取地址的各部分分段存取，
其中对第一部分分段存取，第一物理存取地址寻址第一存储体的第一存储区域，以及对第二部分分段存取，第二物理存取地址寻址第二存储体的第二存储区域。
14、一种具有如权利要求1-12之一所述的控制装置的视频存储器装置，其中半导体存储设备(3)被提供用于存储视频数据。
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100357923C (zh) * 2002-02-06 2007-12-26 皇家飞利浦电子股份有限公司 设备系统
US7254690B2 (en) * 2003-06-02 2007-08-07 S. Aqua Semiconductor Llc Pipelined semiconductor memories and systems
US20050091467A1 (en) * 2003-10-22 2005-04-28 Robotham Robert E. Method and apparatus for accessing data segments having arbitrary alignment with the memory structure in which they are stored
US7558933B2 (en) * 2003-12-24 2009-07-07 Ati Technologies Inc. Synchronous dynamic random access memory interface and method
US8250295B2 (en) * 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US7532537B2 (en) * 2004-03-05 2009-05-12 Netlist, Inc. Memory module with a circuit providing load isolation and memory domain translation
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7289386B2 (en) * 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
JP4667093B2 (ja) * 2005-03-17 2011-04-06 富士通株式会社 二重化記憶装置及び二重化記憶装置の制御方法
JP4820566B2 (ja) * 2005-03-25 2011-11-24 パナソニック株式会社 メモリアクセス制御回路
US20060277355A1 (en) * 2005-06-01 2006-12-07 Mark Ellsberry Capacity-expanding memory device
KR101404926B1 (ko) * 2006-02-09 2014-06-10 구글 인코포레이티드 메모리 회로 시스템 및 방법
US7617354B2 (en) * 2007-03-08 2009-11-10 Qimonda North America Corp. Abbreviated burst data transfers for semiconductor memory
CN101324867B (zh) * 2007-06-16 2011-07-20 深圳市硅格半导体有限公司 基于半导体存储介质的数据管理装置及管理方法
US8364882B2 (en) * 2007-12-31 2013-01-29 Intel Corporation System and method for executing full and partial writes to DRAM in a DIMM configuration
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US8516185B2 (en) 2009-07-16 2013-08-20 Netlist, Inc. System and method utilizing distributed byte-wise buffers on a memory module
US8417870B2 (en) * 2009-07-16 2013-04-09 Netlist, Inc. System and method of increasing addressable memory space on a memory board
JP5446384B2 (ja) * 2009-03-30 2014-03-19 富士通セミコンダクター株式会社 インターフェース回路、メモリシステム、およびアクセス制御方法
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
KR20160038034A (ko) 2013-07-27 2016-04-06 넷리스트 인코포레이티드 로컬 동기화를 갖는 메모리 모듈
JP7235389B2 (ja) * 2019-03-29 2023-03-08 ラピスセミコンダクタ株式会社 半導体記憶装置
CN112885385B (zh) * 2021-02-23 2022-07-29 长江存储科技有限责任公司 非易失性存储器及其读取方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0124799B1 (en) * 1983-04-13 1990-10-31 Nec Corporation Memory access arrangement in a data processing system
US5485594A (en) * 1992-07-17 1996-01-16 International Business Machines Corporation Apparatus and method using an atomic fetch and add for establishing temporary ownership of a common system resource in a multiprocessor data processing system
JPH06301596A (ja) * 1993-04-09 1994-10-28 Mitsubishi Electric Corp マイクロプロセッサ
US5611071A (en) * 1995-04-19 1997-03-11 Cyrix Corporation Split replacement cycles for sectored cache lines in a 64-bit microprocessor interfaced to a 32-bit bus architecture
US5751979A (en) * 1995-05-31 1998-05-12 Unisys Corporation Video hardware for protected, multiprocessing systems
US5636173A (en) * 1995-06-07 1997-06-03 Micron Technology, Inc. Auto-precharge during bank selection
JP2970513B2 (ja) * 1996-01-30 1999-11-02 日本電気株式会社 半導体記憶装置およびその制御方法
DE69727465T2 (de) * 1997-01-09 2004-12-23 Hewlett-Packard Co. (N.D.Ges.D.Staates Delaware), Palo Alto Rechnersystem mit Speichersteuerung für Stossbetrieb-Übertragung
US5960468A (en) * 1997-04-30 1999-09-28 Sony Corporation Asynchronous memory interface for a video processor with a 2N sized buffer and N+1 bit wide gray coded counters
GB2332539B (en) * 1997-12-17 2003-04-23 Fujitsu Ltd Memory access methods and devices for use with random access memories
US6138214A (en) * 1997-12-19 2000-10-24 Siemens Aktiengesellschaft Synchronous dynamic random access memory architecture for sequential burst mode
US6415374B1 (en) * 2000-03-16 2002-07-02 Mosel Vitelic, Inc. System and method for supporting sequential burst counts in double data rate (DDR) synchronous dynamic random access memories (SDRAM)

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