JPH01231572A - Ｅｏｌアドレステーブル作成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概　要コ 本発明は圧縮されたデータからＥＯＬコードを検出して
ＥＯＬアドレステーブルを作成するハードウェアに関し
、 ソフトウェアに負担をかけることなく、高速にＥＯＬア
ドレステーブルを作成し得る手段を提供することを目的
とし、 ＤＭＡ回路によって外部記憶からメモリへ転送される圧
縮データの中からＥＯＬコードを検出する手段を有する
と共に、圧縮データと該圧縮データを転送する際にＤＭ
Ａ回路からバスに対して出力される制御信号とから各種
制御信号を生成して出力するＥＯＬ検出回路と、ＤＭＡ
回路が圧縮データをメモリへ転送する際バスに対して出
力するアドレスを保持するカウンタを有し、前記ＥＯＬ
検出回路で生成された制御信号を基に、メモリ上にＥＯ
Ｌアドレステーブルを作成するＥＯＬアドレスＤＭＡ回
路とを設けることにより構成する。

［産業上の利用分野］ 近年、オフィスオートメーションの一環としてオフィス
のペーパーレス化を狙った光デイスクファイリングシス
テムが注目を集めているが、このファイリングシステム
においては、文書や図面をイメージスキャナによって読
み取り、これを帯域圧縮方式により１／１０程度のデー
タ量に圧縮して光ディスクに格納する方式をとっている
。格納された情報は、必要に応じてＣＲＴ上で検索した
りプリンタに印刷したりすることが可能であるが、この
際圧縮された情報を復号化する必要があり、この復号化
速度がＣＲＴへの表示性能やプリンタへの印刷性能を左
右する大きな要因となっている。上記帯域圧縮方式には
一般にファクシミリ装置で実施されている圧縮方式が採
用されるが、この方式は文書や図面の水平方向にライン
を走査し、これを垂直方向にくり返すことによって文書
や図面を２値イメージ情報に変換しなｔｌｔ、Ｍ　Ｈ（
Ｍｏｄｉｆｉｅｄ　Ｈｕｆｆｍａｎ）符号化方式と呼ば
れる圧縮方式では、そのランレングス値を、またＭ　Ｒ
（Ｎｏｄｉｆ　ｉｅｄ　ＲＥＡＤ）符号化方式と呼ばれ
る圧縮方式ではライン間の相関関係を、予め定められた
可変長符号列によって符号化するものである。これらの
ＭＨ／ＭＲ符号化方式では共に、１ライン毎の圧縮デー
タの区切りとして　Ｅ　ＯＬ　（Ｅｎｄ　ｏｆ　Ｌｉｎ
ｅ）コードと呼ばれる特別な符号が挿入されており、文
書や図面の圧縮データの中からこのＥＯＬコードの場所
を検出することは、部分イメージデータの復号化等のよ
うに復号化の高速化を実現する上で非常に有効である。

［従来の技術］ 第１２図は従来のＥＯＬ検出について説明する図である
。

同図において、通常、圧縮データ５３は光ディスク等の
外部記憶装置５０に格納されており、その圧縮データは
ＤＭＡ回Ｍ５１を用いメモリ５２へ一旦転送される。５
３′はメモリ上の圧縮データを示している。

従来、圧縮データの中からＥＯＬコードを検出するため
には、ＣＰＵ５４上のソフトウェアによりメモリ５２上
に転送された圧縮データ５３′を先頭より１バイト毎に
順次探索していた。

このＥＯＬコードは圧縮データの１ライン毎の４一 区切りとしてラインとラインとの間に挿入される１２ビ
ツトのデータ（０００００００００００１）であり、ま
た、圧縮データが可変長符号列のため必ずしもバイト境
界には存在しない。

［発明が解決しようとする問題点〕 上述のように、圧縮データからＥＯＬコードを検出する
ことは、圧縮データが可変長であることもあって、これ
をソフトウェアで処理する場合、ソフトウェアがかなり
複雑になると共に、探索のなめに多大な時間が必要にな
ってしまうという問題があった。

才な、ＭＲ符号化方式においては、ＥＯＬコードの次に
タグビットと呼ばれる１ビツトの情報が付加されており
、このタグビットが１′′ならば、それに続くラインが
一次元符号化データであり、”ｏ”ならば二次元符号化
データであることを示すものであるが、このタグビット
情報を得るなめにもソフトウェアに多大な負担と時間が
かかっていた。

そのために例えば特願昭６１−２８８０４４によって第
１３図に示すような圧縮データ５７に対応するＥＯＬア
ドレステーブル５５をメモリ５６に作成しＥＯＬコード
の存在するアドレスと、タグビット（＠においてはＴ３
、Ｔ２、Ｔ５、Ｔ、としてそれぞれ表示されている）の
内容とを得る方法が開示されているが、従来これを実現
するハードウェアは存在しなかった。

本発明はこのような従来の問題点に鑑み、圧縮データか
ら効率的にＥｏＬコードを検出することの可能なＥＯＬ
アドレステーブルを迅速に作成するための簡潔なハード
ウェアを提供することを目的としている。

［問題点を解決するための手段］ 本発明によれば、上述の目的は前記特許請求の範囲に記
載した手段により達成される。すなわち、本発明は、圧
縮されたディジタルデータから、ＥＯＬを検出して、メ
モリ上にＥＯＬアドレステーブルを作成する回路であっ
て、ＤＭＡ回路によって、外部記憶装置からメモリへ転
送される圧縮データの中からＥＯＬコードを検出する手
段を有し、転送中の該圧縮データと、該圧縮データを転
送する際にＤＭＡ回路からバスに対して出力される制御
信号とからＥＯＬコードが検出されたことを示すＥＯＬ
コード検出信号と、アドレス補正信号と、圧縮データが
上位バイトであるか下位バイトであるかを示すセレクト
信号と、検出されたＥＯＬコードに続くタグビットとを
出力するＥＯＬコード検出回路と、前記ＤＭＡ回路が、
圧縮データをメモリへ転送する際、バスに対して出力す
るアドレスを入力し、それを保持しておくアドレス保持
カウンタを有すると共に、前記ＥＯＬコード検出回路よ
り出力されるＥＯＬコード検出信号、アドレス補正信号
、タグビット、及びセレクト信号をそれぞれ入力する回
路を有し、転送中の圧縮データの中にＥＯＬコードが検
出されたとき、前記アドレス保持カウンタに保持したア
ドレスをＥＯＬコードの先頭のアドレスに補正した後、
該アドレスとタグビットとをメモリへＤＭＡ転送しＥＯ
Ｌアドレステーブルを作成する、ＥＯＬアドレス−ＤＭ
Ａ回路とを設けなＥＯＬアドレステーブル作成回路であ
る。

［実施例］ 第１図は本発明の一実施例のブロック図である。

同図において、ＥＯＬコード検出回路１とＥＯＬアドレ
スＤＭＡ回路２とが本発明による回路に相当する。

ここで、データバス幅は２バイトとする。

ＥＯＬコード検出回路１は、ＤＭＡ回路３によって外部
記憶装置４からメモリ５上へ転送中の圧縮データの中か
らＥＯＬコードを検出する回路であり、転送中の該圧縮
データと、該圧縮データを転送する際にＤＭＡ回路３が
らバスに対して出力される制御信号とを入力し、ＥＯＬ
コードが検出されたことを示すＥＯＬコード検出信号と
、ＥＯＬアドレスＤＭＡ回路２にてＥＯＬコードの先頭
のアドレスを求める際参照されるアドレス補正信号及び
セレクト信号と、検出されなＥＯＬコードに続くタグビ
ットとを出力する。

Ｆ、ＯＬアドレスＤＭＡ回路２は、転送中の圧縮データ
の中にＥＯＬコードが検出されたとき、ＥＯＬアドレス
テーブル６をＤＭＡ転送によりメモリら上へ作成する回
路であり、ＥＯＬコード検出回路１より出力されるＥＯ
Ｌコード検出信号、アドレス補正信号、タグビットセレ
クト信号の各信号及び、ＤＭＡ回路３がメモリ５へ圧縮
データを転送する際にバスに対して出力するアドレスと
がそれぞれ入力されている。

そして、ＥＯＬコード検出回路１より出力されるＥＯＬ
コード検出信号がオンとなることにより転送中の圧縮デ
ータの中にＥＯＬコードが存在することが通知されたな
ら、そのＥＯＬコードの存在するアドレス及び、そのＥ
ＯＬコー゛ドに続くタグビットとをデータとしてメモリ
５へＤＭＡ転送し、ＥＯＬアドレステーブル６を作成す
る。

なお、同図において、７はアドレス保持カウンタ、８は
ＣＰＵ、９．１０は圧縮データを表している。

次に各回路の詳細を説明する。

第２図にＥＯＬコード検出回路の回路構成図を示す。

同図において、ＥＯＬ検出テーブル１１はＥＯＬコード
を検出するためのハードウェアのテーブルであり、本発
明を実現するため従来なかったアドレス補正フラグ１３
と、タグビット１４とが追加されている。

即ち、ＥＯＬ検出テーブル１１は、１バイトの圧縮デー
タ、及び直前の圧縮データにおける連続しな０′′の個
数をアドレスとして入力し、ＥＯＬコード検出フラグ１
２、アドレス補正フラグ１３、タグビット１４、”ｏ”
の個数１５の４種のデータをそれぞれ出力するものであ
る。

このＥＯＬ検出テーブル１１は、実際にはアドレス１２
ビツトデータ８ビツトのＦＲＯＭ（Ｐｒｏｇｒａｍｍａ
ｂｌｅ　Ｒｅａｄ　０ｎｌｙ　Ｍｅｍｏｒｙ　）等を用
い実現する。

なお、第２図において１６はマルチプレクサ（ＭＰＸ）
、１７．１８はレジスタ、１９はクロック制御回路を表
している。

次に、ＥＯＬ検出テーブル］１内に格納する４種のデー
タについて説明する。

ＥＯＬコード検出フラグ１２は本発明ではＥ○Ｌコード
に続くタグビットの情報もＥＯＬ検出テーブル１１から
出力するため、１組のＥＯＬコードとタグビットが検出
されたときオンとして出力する。

以後、この１組のＥＯＬコードとタグビットを、ＥＯＬ
＋タグとして説明する。これを第３図により説明すると
、この場合ＥＯＩ−コード２２とタグビット２３が１バ
イト境界に分かれて存在しているため、従来のＥＯＬコ
ード検出方式のようにＥＯＬ検出テーブルからタグビッ
トを出力しない場合は２０で示す１バイトを探索しなと
きＥＯＬコードが検出されＥＯＬコード検出フラグをオ
ンとしていたが、本発明ではタグビット１４を出力する
ため、２０のデータに続き、２１で示すデータを入力し
タグビットの情報を得たとき、ＥＯＬ＋タグ２４が検出
されるのでＥＯＬコード検出フラグをオンとする。

そしてさらにデータ２０を入力したとき出力する０の個
数１５は、従来のＥＯＬコード検出方式ではゼロの値を
出力することとなるが、本発明ではこの場合ＥＯＬコー
ドとタグビットとが１バイト境界に分かれて存在してい
ることを示す特別なコードを出力する。それについては
後述する。

アドレス補正フラグ１３は、ＥＯＬアドレスＤＭＡ回路
２にてＥＯＬコードの先頭のアドレスを求める際に参照
される情報である。

これを第４図により説明すると、ＥＯＬ＋タグは合計１
３ビツトのデータであり、第４図に示す２５．２６．２
７の各１バイトの境界上に８通りの位置に存在すること
が考えられ、そのうち２８の位置のグループはＥＯＬ＋
タグが２５．２６．２７の３バイトにわたって存在し、
２つのグループはＥ　ＯＬ＋タグが２６．２７の２バイ
トにわたって存在しているが、いずれも２７のデータを
ＥＯＬ検出テーブル１１に入力したときＥＯＬ＋タグが
検出される。そして、ＥＯＬアドレスＤＭＡ回路２では
ＥＯＬアドレ　゛ステーブル６を作成するために、ＥＯ
Ｌ＋タグが検出されたときの２７のアドレスを保持する
が、このアドレスは本来ＥＯＬアドレステーブル６の内
容であるべきＥＯＬコードの先頭のアドレスではないた
め、２８のようなデータの位置の場合は２５のアドレス
に、２９の場合は２６のアドレスに補正してから、ＥＯ
Ｌアドレステーブル６を作成する必要がある。その際、
アドレス補正フラグ１３はＥＯＬ＋タグが２８のように
３バイトにわたって存在していることを”　１　”で、
２９のように２バイトであることを　“Ｏ′”で表すこ
とによって、ＥＯＬ＋タグがどのような位置に存在して
いたかをＥｏＬアドレスＤＭＡ回路２が知り、それを参
照してＥＯＬコ−ドの先頭アドレスを求める。

アドレスの補正については後で詳しく述べる。

タグビット１４は、第３図、第４図にて■にて表されて
いるように、圧縮データ中にＥＯＬコードのすぐ後ろに
１ビット存在しその値がそのまま出力される。

０の個数１５は第３図のようにＥＯＬコードと、タグビ
ットが１バイトの境界で分かれてし才うことがあるので
、２０のようなデータを入力したときは、ＥＯＬコード
は検出したがタグビットが得られないことを表す“’１
１１１”のコードを出力するようにする。

本実施例では、４ビツトを第１表のように割り当ててい
る。

第　　１　　表 次に、第２図においてレジスタ１８は、ＥＯＬ検出テー
ブル１１がら出力される４種類のデータを保持し、ＥＯ
Ｌコード検出信号、アドレス補正信号、タグビットとし
てＥＯＬアドレスＤＭＡ回路２へ出力し、“ｏ″の個数
を再びＥＯＬ検出テーブル１１ヘアドレスとして入力す
るため使用する。各データを保持するタイミングは、ク
ロック制御回路１９がら出力されるクロックにより決定
する。

クロック制御回路１９は、ＤＭＡ回路３がメ＝１５− モリ５へ圧縮データを転送する際にバスに対して出力す
る制御信号と前述のＥＯＬコード検出信号とを監視し、
データバス上で２バイト幅で圧縮データが転送される場
合に１バイトずつ選択してＥＯＬ検出テーブル１１へ入
力するためのマルチプレクサ１６の制御を行なうセレク
ト信号と、ＥＯＬ検出テーブル１１から出力される４Ｍ
類のデータをレジスタ１８に保持するためのクロックの
出力の制御を行なう。

圧縮データの選択はマルチプレクサ１６にて行なわれ、
２バイトの圧縮データの上位バイト、下位バイトの順序
でＥＯＬ検出テーブル１１に入力するような制御をセレ
クト信号で行なう。

そして、上位バイト、下位バイトをマルチプレクサして
ＥＯＬ検出テーブル１１へ入力するのに合わせてクロッ
クを１回ずつ出力し、レジスタ１８にＥＯＬ検出テ〜プ
ル１１がらの各出力データを保持する。

もし、上位バイトにてＥＯＬ＋タグが検出された場合は
、タロツク制御回路１９はＥＯＬコ−ド検出信号を監視
することによりそれを認識し、ＥＯＬアドレスＤＭＡ回
路２によるＥＯＬコードのアドレスのＤＭＡ転送が終了
してから下位バイトの検出を行なうようにするため、そ
れまでクロックの出力を遅らせる必要がある。

それに合わせて、下位バイトの圧縮データのＥＯＬ検出
テーブル１１への入力も遅らせる必要があるため、マル
チプレクサ１６内のレジスタに下位バイトの圧縮データ
を保持しておき、ＥＯＬアドレスＤＭＡ回路２によるＥ
ＯＬコードのアドレスのＤＭＡ転送が終了してからＥＯ
Ｌ検出テーブル１１へ下位バイトの圧縮データを入力す
るようにする。

第５図は、圧縮データの転送に伴うクロック制御回路１
９の動作のタイミングチャートである。

同図において、″転送される圧縮データ”は、ＤＭＡ回
路３よりメモリ５へ転送される圧縮データであり、“°
上パ、′下“はそれぞれ上位バイト下位バイトを表して
いる。そして、図に示すように、゛上下パ共に２バイト
、あるいは゛′上″または゛下゛′のどちらかの１バイ
トのみ転送される場合がある。

”ＥＯＬ検出テーブル１１へ入力される圧縮データ″は
セレクト信号によるマルチプレクサ１６の動作により上
位バイト下位バイトのどちらかがＥＯＬ検出テーブル１
１へ入力される。

第５図に示すように、゛上下″共に２バイトの圧縮デー
タが転送される場合は、セレクト信号によるマルチプレ
クサ１６の制御でそれぞれ順番にＥＯＬ検出テーブル１
１へ入力し、クロックを゛上″“下″をそれぞれ入力す
るタイミングに合わせて１回ずつ出力することにより、
ＥＯＬ＋タグの検出を行なう。

゛上″または′″下”のどちらかの１バイトのみ転送さ
れる場合は、タロツクは１回だけ出力する。

そして、図中に英字符Ａで示す状態のときのクロックの
出力の際ＥＯＬ＋タグが検出されＥ○Ｌコード検出信号
が出力されたなら、ＥＯＬアドレスＤＭＡ回路２による
ＥＯＬコードのアドレスのＤＭＡ転送が終了するのを待
ってから、下位バイトをＥＯＬコード検出テーブル１１
へ入力し、クロックを出力する。

尚、以上のような制御を行なうセレクト信号をＥＯＬア
ドレスＤＭＡ回路２に対しても出力することにより、そ
の時点で上位バイトの探索を行なっているのか、下位バ
イトなのかを通知する。

ＥＯＬアドレスＤＭＡ回路２は、このセレクト信号とア
ドレス補正信号とを、アドレスの補正の際、参照する。

次に、ＥＯＬアドレスＤＭＡ回路の説明を行なう。

第６図にＥＯＬアドレスＤＭＡ回路の回路構成図を示す
。

アドレス保持カウンタ７は、ＤＭＡ回路３からバスに対
して出力されるアドレスを保持し、その後ＥＯＬコード
の先頭のアドレスに補正するためのカウンタであり、ア
ップ・ダウン用のカウンタで構成する。

アドレスの補正は制御回路３０から出力されるアドレス
補正クロック３１の制御により、アドレスをカウントア
ツプまたはダウンさせることにより行なう。

補正したアドレスは、タグビットと共にＥＯＬアドレス
テーブル６の内容としてデータバスへ出力される。

制御回路３０はＥＯＬアドレステーブル６を作成するた
めのＤＭＡ転送の制御と、アドレス保持カウンタ７に保
持したアドレスをＥＯＬコードの先頭のアドレスに補正
するためのアドレス補正クロック３１の制御を行なう。

ＥＯＬアドレステーブル６を作成するためのＤＭＡ転送
は、ＥＯＬコード検出回路１から出力されるＥＯＬコー
ド検出信号がオンになったら、即ちＥＯＬ＋タグが検出
されたら、アドレス保持カウンタ７に保持したアドレス
をＥＯＬコードの先頭のアドレスに補正した後、そのア
ドレスとタグビットをメモリへ転送する。

アドレスの補正は、ＥＯＬ＋タグが３バイトにわたって
存在したのか２バイトであったのがを表すアドレス補正
信号と、ＥＯＬ＋タグが上位バイトで検出されたのが下
位バイトであるのかを表すセレクト信号とを参照して、
アドレス保持カウンタ７に保持されたアドレスを、アド
レス補正クロック３１の制御によりカウントアツプ、ま
たはカウントダウンすることにより行なう。

その際の制御は、アドレスの値に関わらず、アドレス補
正信号とセレクト信号とにより一意的に定まる。第７図
に、圧縮データ中のＥＯＬ＋タグの位置によるアドレス
補正クロックによる制御を示す。

パ保持されるアドレス″はＥ　ＯＬ＋タグが検出された
とき、アドレス保持カウンタ７に保持されるアドレスで
ある。

尚、データ幅が２バイトであるためアドレスは偶数番地
、即ち上位バイトのアドレスが常に保持される。

゛先頭のアドレス″は、ＥＯＬコードの先頭のアドレス
であり、ＥＯＬアドレステーブル６に格納されるべきア
ドレスである。

そして制御回路３０は、ＥＯＬ＋タグが検出されたのが
上位バイトであるか、下位バイトであるかをセレクト信
号で、ＥＯＬ＋タグが３バイトにわたって存在していた
のか、２バイトであったのかをアドレス補正信号がそれ
ぞれ“′ｌ”または０″であることで確認し、それに応
じてアドレス補正クロック３１の制御によりアドレス保
持カウンタ７をカウントアツプ、またはダウンする。

この制御により、“保持されるアドレス”が“′先頭の
アドレス”へ補正されることが第７図により確認できる
。

例えば第７図のグループＡのＥＯＬ＋タグの位置では“
′保持されるアドレス”が１０番地であり、“先頭のア
ドレス′°が８番地である。

そのとき、セレクト信号が上位バイトを表し、アドレス
補正信号が“’１１°゛即ちＥＯＬ＋タグが３バイトに
わたって存在することを表しているので、アドレス補正
クロック３１の制御によりアドレス保持カウンタ７を２
カウントダウンする。

その結果、゛保持されるアドレス１００番地が“′先頭
のアドレス補正信号に補正される。

以下グループＢ〜グループＤは同様の制御を示す。

例外としてグループＥは、ＥＯＬ＋タグが上位バイトと
下位バイトの両方で検出された場合の下位バイトでの制
御を示す。

（）で表されたＥＯＬコードは、上位バイトにおいて検
出されるＥＯＬコードの位置の例であり、その制御はグ
ループＡの制御と同じである。

この場合、下位バイトの制御は上位バイトの制御の後行
なわれるため、“保持されるアドレス“は上位バイトの
制御によって８番地となっており、゛先頭のアドレス゛
は１０番地にするため２カウントアツプする。

以上、データバスが２バイト幅の場合につい＝２３− て説明を行なったが、データバスが１バイト幅の場合で
も本発明は実現可能であり、その場合ＥＯＬ検出テーブ
ル１１への圧縮データの入力と、ブロック制御回路１９
の制御と、アドレス補正の制御等が異なってくるが、基
本的な回路構成は同じである。

以下、外部記憶装置からメモリへ、実際の圧縮データを
転送する際の実施例の回路の動作を具体的に説明する。

ここで、システムのメモリ幅、データバス幅共に２バイ
トであるものとする。

第８図はメモリ上へ格納された圧縮データを具体的なデ
ータとして表したものである。これは、外部記憶装置４
からＤＭＡ回路３によりメモリ５上へ、アドレス１００
番地から順次転送されたものであって、図中Ｏで囲まれ
たデータはＥＯＬコードであり、６個（図中１００〜１
０５）存在する。この６個のＥＯＬコードの先頭のアド
レスと、タグビットの情報とを、Ｅ。

Ｌアドレステーブル圧縮データの転送と同時に作成する
。この場合のＥＯＬアドレステーブル６の内容は第９図
のようになり、第８図のそれぞれのＥＯＬコードとは、
１００′〜１０５′の番号で対応している。

次に第１０図は第８図に示した圧縮データを転送する際
の本回路の各々の信号の値を示したもので、１１０〜１
２９はそれぞれ圧縮データを示している。

゛転送圧縮データ″は、ＤＭＡ回路３によりメモリ５へ
転送される圧縮データであり、２バイトずつ転送される
。

′“アドレス″は、“転送圧縮データ′″が格納される
メモリ側のアドレスであり、転送の際ＤＭＡ回路３から
バスへ出力される。２バイトずつデータが転送されるた
め、“アドレス″は常に上位バイトのアドレスが出力さ
れる。

“入力圧縮データ”°は、セレクト信号によるマルチプ
レクサ１６の制御によりＥＯＬコード検出テーブル１１
へ入力される圧縮データであり、１回の“′転送圧縮デ
ータ′°の転送につき、上位バイト、下位バイトがそれ
ぞれが順番に入力され、Ｅ　ＯＬ＋タグの検出の対象と
なる。

０の個数″は、パ入力圧縮データ”と共にＥＯＬ検出テ
ーブル１１へ入力されるものであり、直前の圧縮データ
のＯの個数〈２進数にて表示）や、その他のフラグを表
している。

パセレクト信号″“は、°′転送圧縮データ″の上位バ
イトを“入力圧縮デーラダ′とすること“′０“で表し
、下位バイトを１″で表している。

”ＥＯＬコード検出信号′”は、現在入力している“入
力圧縮データ′”においてＥＯＬ＋タグが検出されたこ
とを１″で、検出されなかったことを′０°′で表して
いる。

゛′アドレス補正信号″は、検出されたＥＯＬ＋タグが
２バイトにまたがって存在していたことをパ０°′で、
３バイトであったことを′１″で表している。

゛タグビット′″は、検出されたＥＯＬコードの直後の
１ビツトの値をそのまま表示している。

゛アドレス補正信号”及び゛タグビット″は、ＥＯＬ＋
タグが検出されないときは意味がないため、それをパ−
′′で表している。

パ先頭のアドレス“は、検出されたＥＯＬコードの先頭
のアドレスであり、アドレス保持カウンタ７に保持した
“′アドレス″を補正して求める。

そして、この中のパタグビット″と“先頭のアドレス″
とをＥＯＬアドレステーブル６の内容として、ＥＯＬア
ドレスＤＭＡ回路２によりメモリ５に作成する。

尚、第１０図におけるＥＯＬ＋タグが検出されたときの
その位置と、゛セレクト信号゛′、″アドレス補正信号
″、及び゛′アドレス″から゛先頭のアドレス″への変
化の仕方は、第７図において説明されているものと一致
する。

次に第１１図にタイムチャートを示す。

ここで゛制御信号″は、ＤＭＡ回路３が圧縮データの転
送の際、バスへ対して出力するものであり、”　１　”
の間がメモリ５への圧縮データの転送のサイクルである
。

パ転送圧縮データパは第１０図におけるものと同意であ
り、図中の番号は第１０図の番号と対応している。即ち
、各々のサイクルでは、第１０図の番号に対応するデー
タがメモリ５へ転送される。

゛アドレス″も第１０図におけるものと同意であり、図
中の数字は第１０図に記した転送先のメモリのアドレス
である。

゛入力圧縮データ′”も第１０図におけるものと同意で
ある。

１回の圧縮データの転送のサイクルの中で、上位バイト
下位バイトの順で２回続けてＥＯＬコードの検出を行な
っている。ただし、上位バイトでＥＯＬ＋タグが検出さ
れたときは、Ｅ○Ｌアドレステーブル６の作成のための
ＤＭＡ転送が終了するまで、マルチプレクサ１６内のレ
ジスタ１７に保持された下位バイトの圧縮データを出力
し続ける。

”ｏ”の個数も第１０図のものと同意であり、データの
値は第１０図におけるものと番号で対応する。

′“セレクト信号°”も第１０図におけるものと同意で
あり、”１”の値の間は、“′入力圧縮データ′”が下
位バイトに切りかわっている。

゛クロック″はＥＯＬ検出テーブル１１の出力をレジス
タ１８に保持するタイミングで出力される。

レジスタ１７に保持される“’　ＥＯＬコード検出フラ
グ１２　″、゛アドレス補正フラグ１３′、′“タグビ
ット１４′°、及び′０の個数″１５の４種のデータは
、このクロックの立ち上がりでそれぞれ変化する。

”　Ｅ　ＯＬコード検出信号パ、゛アドレス補正信号″
、“タグビット°′は第１０図におけるものと同意であ
り、それぞれのタイミングに従って示している。

゛′アドレス保持カウンタ７″は、ＤＭＡ回路３により
圧縮データが転送されると、その際出力されるアドレス
を保持し、ＥＯＬ＋タグが検出されたならアドレス補正
クロック３１の制御により、Ｅ　ＯＬコードの先頭のア
ドレスに補正１される。補正されたアドレスは、ＥＯＬ
アドレステーブルの内容として゛タグビット″と共にメ
モリら上へ転送される。

“ＥＯＬアドレスのＤＭＡ転送”は、ＥＯＬアドレスＤ
ＭＡ回路２による、ＥＯＬアドレステーブル６作成のた
めのＤＭＡ転送のサイクルを表し、“アドレス保持カウ
ンタ７のアドレス゛の値と゛タグビット”とが、このサ
イクルでメモリ５上へ格納される。その番号（ｔｏｏＬ
ｔｏｃ；）は、第９図での番号と対応し、第９図のＥＯ
Ｌアドレステーブルのそれぞれのデータは、第１１図に
示すサイクルでメモリ上に作成される。

以下、第１１図（ａ）〜（ｃ）に示す１３０〜１４１の
タイミングに従って更に詳細な動作の説明を行なう。

「タイミング１３０Ｊ ＤＭＡ回路３が、制御信号を“１　”にし、″転送圧縮
データ１１０”、及び１００番地の゛アドレス”をバス
へ出力し、圧縮データのＤＭＡ転送を開始する。

ここで、“０の個数″を示す情報は１１０であり、それ
は第１０図によれば”ｏｏｏｏ”で０個であるが、これ
は初期値である。

アドレス保持カウンタは、この時、ＤＭＡ回路３が出力
したアドレス（１００番地）を保持する。

「タイミング１３１」 ＤＭＡ回路３がＤＭＡ転送を開始し、“入力圧縮データ
″の上位バイト（１１０）、及び“Ｏの個数“（１１０
）がそれぞれＥＯＬ検出テーブル１１へ入力されたので
、ＥＯＬ＋タグの検出を行なうためにクロック制御回路
１９はクロックを出力し、ＥＯＬ検出テーブル１１から
出力された４種のデータ（“’Ｅ　ＯＬコード検出信号
°°、“アドレス補正信号”、゛タグビット′°、及び
“′０の個数″）をレジスタ１８に保持する。それによ
り、“０の個数″は１１０の圧縮データの中の０の個数
である１１１に変化する（即ち、１１０の圧縮データは
、第１０図によるとすべて“０″であるため、０の個数
″は１１１の“’１０００”（８個）を表示する）。　
尚、ＥＯＬ＋タグは検出されないため、”ＥＯＬコード
検出信号″は“′０”のままであり、“アドレス補正フ
ラグパ、及び“タグビット”は不定のままである。

［タイミング１３２」 パ転送圧縮データ′”の上位バイト（１１０）の検出が
終了したため、セレクト信号を１”にし、“入力圧縮デ
ータ”を１１０から１１１へと切り換え、下位バイト（
１１０）の検出のため準備を行なう。

「タイミング１３３」 ゛入力圧縮データ″が１１１のデータになり、“０の個
数″゛も１１１となったため、クロックを再度出力する
。

“０の個数″が、１１１における圧縮データＱ中の０の
個数″である１１２へと変化する。

ここで、”ＥＯＬコード検出信号“が“１″となり、Ｅ
ＯＬ十タグが検出され、それに伴い、゛アドレス補正信
号”が“０“に″タグビット″が“１”に確定する。

「タイミング１３４」 タイミング１３３においてＥＯＬ＋タグが検出されたの
で、ＥＯＬアドレスＤＭＡ回路２はＥＯＬアドレステー
ブル６作成のためのＤＭＡ転送を開始する。ここでは、
第９図の１００に対応するエントリが作成される。転送
されるデータは、第１１図の゛タグビット”（値は“１
”）と、“アドレス保持カウンタ７のアドレス”（”　
１００　”）であり、これらの値は第９図に示す値と一
致している。

尚、ここで検出されたＦ、ＯＬ＋タグの位置は、第７図
におけるグループＤのデータの位置のグループになるの
でアドレス保持カウンタ７の補正は行なわれていない。

「タイミング１３５」 タイミング１００のＥＯＬアドレステーブル６の作成の
ための、ＤＭＡ転送サイクルが終了したので、ＤＭＡ回
路３は新たな圧縮データの転送を開始する。この後、１
１２及び１１４の圧縮データをメモリへ転送するが、Ｅ
ＯＬ＋タグは検出されないので説明は省略する。

「タイミング１３６」 ＤＭＡ回路３は１１６の圧縮データの転送を開始する。

このサイクルの上位バイトにおいてＥＯＬ＋タグが検出
されるが、１３０からのサイクルでは下位バイトにて検
出されていたのに対し動作が異なるので以下にて説明す
る。

「タイミング１３７」 ゛入力圧縮データ”、′０の個数共に１１６のデータと
なり、クロックを出力する。ここでＥＯＬ＋タグが検出
され、“’　ＥＯＬコード検出信号″が１′″となる。

「タイミング１３８」 上位バイトにてＥＯＬ＋タグは検出されているのだが、
゛セレクト信号″は、この時点で既に′″１″となり、
゛入力圧縮データ′°として下位バイトの１１７を選択
する。

「タイミング１３９」 パセレクト信号″が”１’”であることにより、下位バ
イト１１−７が゛′入入力圧縮データ上なっていたが、
この時点でＤＭＡ回路３のサイクルが終了し、″転送圧
縮データ″がＤＭＡ回路から出力されなくなってしまう
。しかし、上位バイトにて検出されたＥＯＬコードのＥ
ＯＬアドレステーブル６作成のためのサイクルが終了し
ておらず、下位バイトの検出はそれが終了してから行な
うため、“′入力圧縮データ″にはマルチプレクサ１６
内のレジスタ１７に保持された下位バイト（１，１７）
のデータが出力され続ける。

「タイミング１４０」 この時点で、上位バイト（１１６）にて検出されたＥ　
ＯＬコードのＥＯＬアドレステーブル６の作成のための
サイクルが開始される。

この場合のＥＯＬ＋タグの位置は、第７図のＡのグルー
プに相当するため、アドレス保持カウンタ７のアドレス
は２ダウンし、“′１０６　″から’１０４’”へと変
化している。″′タグビット　″の値は、パ０“であり
、これらは、第９図の１０１に示す値と一致している。

「タイミング１４１」 ここで、上位バイトにて検出されたＥＯＬコードのＥＯ
Ｌアドレステーブル６作成のサイクルが終了したので、
保留してあった１１７の圧縮データの検出のためクロッ
クの出力が行なわれる。

以上のようなタイミングで、上位バイトにてＥＯＬ＋タ
グが検出されたときの一連のサイクルが行なわれる。こ
の場合、下位バイト１１７にてＥＯＬ＋タグは検出され
なかったが、もし検出された場合はそのためのＦ、ＯＬ
アドレステーブル６作成のサイクルが続けて行なわれる
。

このようにして、以降同じような動作を行ない、ＥＯＬ
アドレステーブル６をメモリ５上へ作成していく。

［発明の効果］ 以上、説明したように、本発明によれば圧縮データのＤ
ＭＡ転送と同時にメモリ上にＥＯＬアドレステーブルを
ソフトウェアの介入なしに迅速に作成することができる
利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図はＥｏ
Ｌコード検出回路の回路構成図、第３図はＥＯＬコード
とタグビットの検出について説明する図、第４図はアド
レス補正フラグについて説明する図、第５図はクロック
制御回路の動作を示すタイミングチャート、第６図はＥ
ＯＬアドレスＤＭＡ回路の構成を示す図、第７図はアド
レス補正について説明する図、第８図はメモリ上の圧縮
データの例を示す図、第９図はアドレステーブルの例を
示す図、第１０図は圧縮データを転送する際の各信号の
値の例を示す図、第１１図はアドレステーブル作成のタ
イミングチャート、第１２図は従来のＥＯＬ検出につい
て説明する図、第１３図はＥＯＬアドレステーブルの例
を示す図である。 １・・・・・・ＥＯＬコード検出回路、２・・・・・・
ＥＯＬアドレスＤＭＡ回路、３・・・・・・ＤＭＡ回路
、４・・・・・・外部記憶装置、５・・・・・・メモリ
、６・・・・・・ＥＯＬアドレステーブル、７・・・・
・・アドレス保持カウンタ、８・・・・・・ＣＰＵ、９
．１０．２０．２１．２５〜２７・・・・・・圧縮デー
タ、１１・・・・・・ＥＯＬ検出テーブル、１２・・・
・・・ＥＯＬコード検出フラグ、１３・・・・・・アド
レス補正フラグ、１４．２３・・・・・・タグビット、
１５・・・・・パ０″の個数、１６・・・・・・マルチ
プレクサ、１７．１８・・・・・・レジスタ、１９・・
・・・・クロック制御回路、２２．１００〜１０５・・
・・・・ＥＯＬコード、２４・・・・・・ＥＯＬ十タグ
、２８．２９・・・・・・データのグループ、３０・・
・・・・制御回路、３１・・・・・・アドレス補正クロ
ック、１１０〜１２９・・・・・・データ、１３０〜１
３８・・・・・・タイミング ミ ト 従来のＥＯＬ検出１一ついτ説期寸ろ図埠１？　図 ＥＯＬアドレステーブルの例を尽す 率　／Ｊ回

Claims (1)

1. 【特許請求の範囲】 圧縮されたディジタルデータから、ＥＯＬを検出して、
   メモリ上にＥＯＬアドレステーブルを作成する回路であ
   つて、 ＤＭＡ回路によって、外部記憶装置からメモリへ転送さ
   れる圧縮データの中からＥＯＬコードを検出する手段を
   有し、転送中の該圧縮データと、該圧縮データを転送す
   る際にＤＭＡ回路からバスに対して出力される制御信号
   とからＥＯＬコードが検出されたことを示すＥＯＬコー
   ド検出信号と、アドレス補正信号と、圧縮データが上位
   バイトであるか下位バイトであるかを示すセレクト信号
   と、検出されたＥＯＬコードに続くタブレットとを出力
   するＥＯＬコード検出回路と、前記ＤＭＡ回路が、圧縮
   データをメモリへ転送する際、バスに対して出力するア
   ドレスを入力し、それを保持しておくアドレス保持カウ
   ンタを有すると共に、 前記ＥＯＬコード検出回路より出力されるＥＯＬコード
   検出信号、アドレス補正信号、タグビット、及びセレク
   ト信号をそれぞれ入力する回路を有し、転送中の圧縮デ
   ータの中にＥＯＬコードが検出されたとき、前記アドレ
   ス保持カウンタに保持したアドレスをＥＯＬコードの先
   頭のアドレスに補正した後、該アドレスとタグビットと
   をメモリへＤＭＡ転送しＥＯＬアドレステーブルを作成
   する、ＥＯＬアドレス−ＤＭＡ回路とを設けたことを特
   徴とするＥＯＬアドレステーブル作成回路。