JPH0720093B2 - データ挿入回路 - Google Patents
データ挿入回路Info
- Publication number
- JPH0720093B2 JPH0720093B2 JP63075945A JP7594588A JPH0720093B2 JP H0720093 B2 JPH0720093 B2 JP H0720093B2 JP 63075945 A JP63075945 A JP 63075945A JP 7594588 A JP7594588 A JP 7594588A JP H0720093 B2 JPH0720093 B2 JP H0720093B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- bits
- address
- address counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一定数のビットを一単位とする単位データ信号
を当該一単位毎に分岐したり、挿入する回路に関し、特
に所定のタイムスロットに一定数のビットを一単位とす
る単位データを挿入できるようにしたデータ挿入回路に
関する。
を当該一単位毎に分岐したり、挿入する回路に関し、特
に所定のタイムスロットに一定数のビットを一単位とす
る単位データを挿入できるようにしたデータ挿入回路に
関する。
従来、この種のデータ分岐、挿入回路は、同期系内デー
タ伝送において、一定数のビットを一単位とする単位デ
ータを当該一単位毎に分岐したり、挿入する回路として
知られている。かかるデータ分岐・挿入回路では、端末
装置からのデータ遅延をビット単位で規定して決められ
た所定のタイムスロットへの挿入を行っている。
タ伝送において、一定数のビットを一単位とする単位デ
ータを当該一単位毎に分岐したり、挿入する回路として
知られている。かかるデータ分岐・挿入回路では、端末
装置からのデータ遅延をビット単位で規定して決められ
た所定のタイムスロットへの挿入を行っている。
上述した従来のデータ分岐・挿入回路の場合、ビット遅
延を規定すると、端末装置からの距離や伝送時間に制約
を生じてしまい、システムを構築する上で柔軟性に欠け
てしまうという欠点がある。
延を規定すると、端末装置からの距離や伝送時間に制約
を生じてしまい、システムを構築する上で柔軟性に欠け
てしまうという欠点がある。
本発明は上述した課題を解決するためになされたもの
で、所定のタイムスロット内に一定数のビットを一単位
とする単位データの挿入を行うことができるデータ挿入
回路を提供することを目的とする。
で、所定のタイムスロット内に一定数のビットを一単位
とする単位データの挿入を行うことができるデータ挿入
回路を提供することを目的とする。
本発明では、（イ）２×Ｎビットの容量をもつアドレッ
サブルラッチ回路と、（ロ）このアドレッサブルラッチ
回路にＮビットのデータを単位データとして取り込んで
ラッチするためのラッチアドレスを２×Ｎビットの周期
で設定する書込アドレスカウンタ回路と、（ハ）アドレ
ッサブルラッチ回路から出力される２×Ｎビットのパラ
レルデータを入力するパラレル・シリアル変換回路と、
（ニ）このパラレル・シリアル変換回路から読み出され
るシリアルデータの読出アドレスを２×Ｎビットの周期
で設定する読出アドレスカウンタ回路と、（ホ）書込ア
ドレスカウンタ回路と読出アドレスカウンタ回路のアド
レスが常にＮビットずれるように書込アドレスカウンタ
回路のアドレスを制御するアドレス制御回路とをデータ
挿入回路に具備させるようにした。
サブルラッチ回路と、（ロ）このアドレッサブルラッチ
回路にＮビットのデータを単位データとして取り込んで
ラッチするためのラッチアドレスを２×Ｎビットの周期
で設定する書込アドレスカウンタ回路と、（ハ）アドレ
ッサブルラッチ回路から出力される２×Ｎビットのパラ
レルデータを入力するパラレル・シリアル変換回路と、
（ニ）このパラレル・シリアル変換回路から読み出され
るシリアルデータの読出アドレスを２×Ｎビットの周期
で設定する読出アドレスカウンタ回路と、（ホ）書込ア
ドレスカウンタ回路と読出アドレスカウンタ回路のアド
レスが常にＮビットずれるように書込アドレスカウンタ
回路のアドレスを制御するアドレス制御回路とをデータ
挿入回路に具備させるようにした。
すなわち本発明では、一時記憶手段としての機能を有す
るアドレッサブルラッチ回路と、パラレル・シリアル変
換回路との間で、書込アドレスと読出アドレスが常にＮ
ビットずれるように書込アドレスを制御することにした
ので、、所定のタイムスロット内に一定数のビットを一
単位とする単位データの挿入を行うことができるもので
ある。
るアドレッサブルラッチ回路と、パラレル・シリアル変
換回路との間で、書込アドレスと読出アドレスが常にＮ
ビットずれるように書込アドレスを制御することにした
ので、、所定のタイムスロット内に一定数のビットを一
単位とする単位データの挿入を行うことができるもので
ある。
次に、本発明について図面を参照して説明する。
第１図は本発明のデータ挿入回路の実施例を示すブロッ
ク図である。
ク図である。
第１図に示す実施例は、一定数のビット（Ｎビット（Ｎ
は任意の整数）という）を一単位とする単位データS1を
取り込み、この取り込み単位データS1を複数単位（２×
Ｎ）で蓄えてパラレルデータ（1,2,3,…,2N）として出
力できる一時記憶手段２と、一時記憶手段２からのパラ
レルデータ（1,2,3,…,2N）を読み取り、Ｎビットを一
単位とするシリアルデータS2に変換し出力するデータ変
換送出手段４と、一時記憶手段２とデータ変換送出手段
４との動作状態情報S3,S4を取り込み、一時記憶手段２
とデータ変換送出手段４との間で単位データのＮビット
の整数倍単位で遅延を吸収するところの動作を両者にさ
せるために制御信号S9を形成し出力する制御手段６とか
ら構成されている。
は任意の整数）という）を一単位とする単位データS1を
取り込み、この取り込み単位データS1を複数単位（２×
Ｎ）で蓄えてパラレルデータ（1,2,3,…,2N）として出
力できる一時記憶手段２と、一時記憶手段２からのパラ
レルデータ（1,2,3,…,2N）を読み取り、Ｎビットを一
単位とするシリアルデータS2に変換し出力するデータ変
換送出手段４と、一時記憶手段２とデータ変換送出手段
４との動作状態情報S3,S4を取り込み、一時記憶手段２
とデータ変換送出手段４との間で単位データのＮビット
の整数倍単位で遅延を吸収するところの動作を両者にさ
せるために制御信号S9を形成し出力する制御手段６とか
ら構成されている。
一時記憶手段２は、アドレス信号S3に応じて入力データ
S1をラッチし、これによりパラレルデータを形成するア
ドレッサブル・ラッチ回路21と、ライトクロック（Ｗ−
CLK）S5およびライトフレーム信号（Ｗ−FRM）S7からア
ドレス信号S3を形成しアドレッサブル・ラッチ回路21に
与える書込アドレスカウンタ回路22とから構成されてい
る。
S1をラッチし、これによりパラレルデータを形成するア
ドレッサブル・ラッチ回路21と、ライトクロック（Ｗ−
CLK）S5およびライトフレーム信号（Ｗ−FRM）S7からア
ドレス信号S3を形成しアドレッサブル・ラッチ回路21に
与える書込アドレスカウンタ回路22とから構成されてい
る。
データ変換送出手段４は、アドレッサブル・ラッチ回路
21からのパラレルデータを取り込み、アドレス信号S4に
応じて一定数のビットを一単位とするシリアルデータS2
に変換し出力するパラレル・シリアル変換回路41と、リ
ードクロック（Ｒ−CLK）S6、リードフレーム（Ｒ−FR
M）S8からアドレス信号S4を形成してパラレル・シリア
ル変換回路41に与える読出アドレスカウンタ回路42とか
ら構成されている。
21からのパラレルデータを取り込み、アドレス信号S4に
応じて一定数のビットを一単位とするシリアルデータS2
に変換し出力するパラレル・シリアル変換回路41と、リ
ードクロック（Ｒ−CLK）S6、リードフレーム（Ｒ−FR
M）S8からアドレス信号S4を形成してパラレル・シリア
ル変換回路41に与える読出アドレスカウンタ回路42とか
ら構成されている。
前記した制御手段である制御回路６は、書込アドレスカ
ウンタ回路22からのアドレス信号S3と、読出アドレスカ
ウンタ回路42からのアドレス信号S4とを取り込み、読出
アドレスカウンタ回路42に対して書込アドレスカウンタ
回路22からの出力されるアドレス信号S3がＮビット程度
ずれるように制御信号S9を書込アドレスカウンタ回路22
に与えるようになっている。このように構成された実施
例の動作を説明する。
ウンタ回路22からのアドレス信号S3と、読出アドレスカ
ウンタ回路42からのアドレス信号S4とを取り込み、読出
アドレスカウンタ回路42に対して書込アドレスカウンタ
回路22からの出力されるアドレス信号S3がＮビット程度
ずれるように制御信号S9を書込アドレスカウンタ回路22
に与えるようになっている。このように構成された実施
例の動作を説明する。
第２図は同実施例の動作を説明するために示すタイムチ
ャートである。ここで、（ａ）はＲ−FRMS8を示し、Ｒ
−FRMS8は単位データS1のＮビット単位のデータの先頭
を示すパルス信号である。（ｂ）はアドレス信号S4を示
し、アドレス信号S4は読出アドレスカウンタ回路42で形
成される。（ｃ）はＲ−CLKS6を示し、Ｒ−CLKS6は当該
実施例の内部クロック信号であり、（ｄ）はＷ−CLKS5
を示し、Ｗ−CLKS5は端末装置側からＮビット単位で周
期的に入力するクロック信号である。（ｅ）はＷ−FRMS
7を示し、Ｗ−FRMS7は単位データS1のＮビット単位のデ
ータの先頭を示すパルス信号である。（ｆ）はアドレス
信号S3を示し、アドレス信号S3は書込アドレスカウンタ
回路22で形成される。
ャートである。ここで、（ａ）はＲ−FRMS8を示し、Ｒ
−FRMS8は単位データS1のＮビット単位のデータの先頭
を示すパルス信号である。（ｂ）はアドレス信号S4を示
し、アドレス信号S4は読出アドレスカウンタ回路42で形
成される。（ｃ）はＲ−CLKS6を示し、Ｒ−CLKS6は当該
実施例の内部クロック信号であり、（ｄ）はＷ−CLKS5
を示し、Ｗ−CLKS5は端末装置側からＮビット単位で周
期的に入力するクロック信号である。（ｅ）はＷ−FRMS
7を示し、Ｗ−FRMS7は単位データS1のＮビット単位のデ
ータの先頭を示すパルス信号である。（ｆ）はアドレス
信号S3を示し、アドレス信号S3は書込アドレスカウンタ
回路22で形成される。
端末装置からの入力単位データS1は、一時記憶手段２の
アドレッサブル・ラッチ回路21に入力される。このアド
レッサブル・ラッチ回路21は、単位データS1を、第２図
（ｅ）に示すＷ−FRMS7に同期してＲ−CLKS6（第２図
（ｃ）参照）をカウントすることにより、（２×Ｎ）ビ
ットの周期でシフトする書込アドレスカウンタ回路22か
らのアドレス信号S3（第２図（ｆ）参照）に従い順次出
力にラッチされてパラレルデータ（1,2,3,…,2N）とし
て出力される。
アドレッサブル・ラッチ回路21に入力される。このアド
レッサブル・ラッチ回路21は、単位データS1を、第２図
（ｅ）に示すＷ−FRMS7に同期してＲ−CLKS6（第２図
（ｃ）参照）をカウントすることにより、（２×Ｎ）ビ
ットの周期でシフトする書込アドレスカウンタ回路22か
らのアドレス信号S3（第２図（ｆ）参照）に従い順次出
力にラッチされてパラレルデータ（1,2,3,…,2N）とし
て出力される。
一方、データ変換送出手段４のパラレル・シリアル変換
回路41は、アドレッサブル・ラッチ回路21からのパラレ
ルデータ（1,2,3,…,2N）を最初のＲ−FRMS8（第２図
（ａ）参照）に同期してＷ−CLKS5（第２図（ｄ）参
照）をカウントすることにより、（２×Ｎ）ビットの周
期でシフトする読出アドレスカウンタ回路42のアドレス
信号S4（第２図（ｆ）参照）に従い順次シリアルデータ
S2として出力する。
回路41は、アドレッサブル・ラッチ回路21からのパラレ
ルデータ（1,2,3,…,2N）を最初のＲ−FRMS8（第２図
（ａ）参照）に同期してＷ−CLKS5（第２図（ｄ）参
照）をカウントすることにより、（２×Ｎ）ビットの周
期でシフトする読出アドレスカウンタ回路42のアドレス
信号S4（第２図（ｆ）参照）に従い順次シリアルデータ
S2として出力する。
このような動作をしているときに、制御回路６は、書込
アドレスカウンタ回路22からのアドレス信号S3と、読出
アドレスカウンタ回路42からのアドレス信号S4を取り込
み、書込アドレスカウンタ回路22と読出アドレスカウン
タ回路42とのアドレス値がほぼＮビットずれるように書
込アドレスカウンタ回路22に対して制御信号S9を供給す
る。これにより、第２図（ｇ）に示すように、アドレス
信号S3とアドレス信号S4では、対応するアドレスがＮビ
ットずれることになる。このように、書込アドレスカウ
ンタ回路22と読出アドレスカウンタ回路42とが動作をす
ることにより、アドレッサブル・ラッチ回路21と、パラ
レル・シリアル変換回路41との間で、Ｎビットの整数倍
単位で遅延が吸収され、かつＲ−CLKS6と、Ｒ−FRMS8と
に同期した出力シリアルデータS2を出力することができ
ることになる。
アドレスカウンタ回路22からのアドレス信号S3と、読出
アドレスカウンタ回路42からのアドレス信号S4を取り込
み、書込アドレスカウンタ回路22と読出アドレスカウン
タ回路42とのアドレス値がほぼＮビットずれるように書
込アドレスカウンタ回路22に対して制御信号S9を供給す
る。これにより、第２図（ｇ）に示すように、アドレス
信号S3とアドレス信号S4では、対応するアドレスがＮビ
ットずれることになる。このように、書込アドレスカウ
ンタ回路22と読出アドレスカウンタ回路42とが動作をす
ることにより、アドレッサブル・ラッチ回路21と、パラ
レル・シリアル変換回路41との間で、Ｎビットの整数倍
単位で遅延が吸収され、かつＲ−CLKS6と、Ｒ−FRMS8と
に同期した出力シリアルデータS2を出力することができ
ることになる。
このような本実施例は、Ｎビットを一単位とする挿入回
路であって、端末装置からデータの遅延量に影響される
ことなく、所定のタイムスロットにＮビット単位でのデ
ータ挿入を行うことができる。
路であって、端末装置からデータの遅延量に影響される
ことなく、所定のタイムスロットにＮビット単位でのデ
ータ挿入を行うことができる。
以上説明したように、本発明によれば一時記憶手段とし
ての機能を有するアドレッサブルラッチ回路と、パラレ
ル・シリアル変換回路との間で、書込アドレスと読出ア
ドレスが常にＮビットずれるように書込アドレスを制御
するようにしたので、Ｎビットの整数倍単位で遅延を簡
単かつ安価に吸収することができ、所定のタイムスロッ
ト内に一定数のビットであるＮビットを一単位とする単
位データの挿入を行うことができる。
ての機能を有するアドレッサブルラッチ回路と、パラレ
ル・シリアル変換回路との間で、書込アドレスと読出ア
ドレスが常にＮビットずれるように書込アドレスを制御
するようにしたので、Ｎビットの整数倍単位で遅延を簡
単かつ安価に吸収することができ、所定のタイムスロッ
ト内に一定数のビットであるＮビットを一単位とする単
位データの挿入を行うことができる。
第１図は本発明の実施例を示すブロック図、第２図は同
実施例の動作を説明するために示すタイムチャートであ
る。 ２……一時記憶手段、 ４……データ変換送出手段、 ６……制御回路（制御手段）。
実施例の動作を説明するために示すタイムチャートであ
る。 ２……一時記憶手段、 ４……データ変換送出手段、 ６……制御回路（制御手段）。
Claims (1)
- 【請求項１】一定数のビットとしてのＮビットを一単位
として分岐したり、挿入する回路において、 ２×Ｎビットの容量をもつアドレッサブルラッチ回路
と、 このアドレッサブルラッチ回路に前記Ｎビットのデータ
を単位データとして取り込んでラッチするためのラッチ
アドレスを２×Ｎビットの周期で設定する書込アドレス
カウンタ回路と、 前記アドレッサブルラッチ回路から出力される２×Ｎビ
ットのパラレルデータを入力するパラレル・シリアル変
換回路と、 このパラレル・シリアル変換回路から読み出されるシリ
アルデータの読出アドレスを２×Ｎビットの周期で設定
する読出アドレスカウンタ回路と、 前記書込アドレスカウンタ回路と読出アドレスカウンタ
回路のアドレスが常にＮビットずれるように書込アドレ
スカウンタ回路のアドレスを制御するアドレス制御回路 とを具備することを特徴とするデータ挿入回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075945A JPH0720093B2 (ja) | 1988-03-31 | 1988-03-31 | データ挿入回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63075945A JPH0720093B2 (ja) | 1988-03-31 | 1988-03-31 | データ挿入回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01251832A JPH01251832A (ja) | 1989-10-06 |
| JPH0720093B2 true JPH0720093B2 (ja) | 1995-03-06 |
Family
ID=13590872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63075945A Expired - Lifetime JPH0720093B2 (ja) | 1988-03-31 | 1988-03-31 | データ挿入回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0720093B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04196636A (ja) * | 1990-11-26 | 1992-07-16 | Nec Eng Ltd | 位相同期回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50102205A (ja) * | 1974-01-07 | 1975-08-13 |
-
1988
- 1988-03-31 JP JP63075945A patent/JPH0720093B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01251832A (ja) | 1989-10-06 |
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