JP2940596B2 - Ａｔｍセルフォーマット変換方法および回路 - Google Patents
Ａｔｍセルフォーマット変換方法および回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、５３バイトのＡＴ
Ｍ（Asynchronous Transfer Mode) セルを一つのセル当
たり５４バイトのセル長に変換するＡＴＭセルフォーマ
ット変換方法および回路に関し、特に、入力する５３バ
イトのＡＴＭセルのメモリ数を削減して１バイトを付加
できるＡＴＭセルフォーマット変換方法および回路に関
する。
Ｍ（Asynchronous Transfer Mode) セルを一つのセル当
たり５４バイトのセル長に変換するＡＴＭセルフォーマ
ット変換方法および回路に関し、特に、入力する５３バ
イトのＡＴＭセルのメモリ数を削減して１バイトを付加
できるＡＴＭセルフォーマット変換方法および回路に関
する。
【０００２】
【従来の技術】従来、この種のＡＴＭセルフォーマット
変換方法および回路では、５３バイトのＡＴＭセルを一
つのセル当たり５４バイトのセル長に変換する技術が、
例えば特開平５−７２１９号公報に記載されている。
変換方法および回路では、５３バイトのＡＴＭセルを一
つのセル当たり５４バイトのセル長に変換する技術が、
例えば特開平５−７２１９号公報に記載されている。
【０００３】この記載された方式では、変換装置が、Ｓ
ＤＨ（Synchronous Digital Hierarchy)終端回路により
ＳＴＭ（Synchronous Transport Moduel）−Ｎフレーム
に構成された入力信号からＶＣ（Virtual Container)−
４−NC(N Concatenation）のペイロード領域に含まれる
長さ５３オクテットのＡＴＭセルを識別し、セル単位で
メモリに書込み、このフレームに同期した基準フレーム
パルスに基づいて読取りアドレスカウンタを制御してメ
モリからＡＴＭセルを読出し、５３オクテットのＡＴＭ
セル毎にセルオーバヘッド（ＣＯＨ）情報を付加して長
さ５４オクテットの１オクテット付加ＡＴＭセルに変換
している。
ＤＨ（Synchronous Digital Hierarchy)終端回路により
ＳＴＭ（Synchronous Transport Moduel）−Ｎフレーム
に構成された入力信号からＶＣ（Virtual Container)−
４−NC(N Concatenation）のペイロード領域に含まれる
長さ５３オクテットのＡＴＭセルを識別し、セル単位で
メモリに書込み、このフレームに同期した基準フレーム
パルスに基づいて読取りアドレスカウンタを制御してメ
モリからＡＴＭセルを読出し、５３オクテットのＡＴＭ
セル毎にセルオーバヘッド（ＣＯＨ）情報を付加して長
さ５４オクテットの１オクテット付加ＡＴＭセルに変換
している。
【０００４】次に、図５を参照して上記公開公報による
方式を含む従来の基本的な変換回路について説明する。
方式を含む従来の基本的な変換回路について説明する。
【０００５】図示されるように、従来の変換回路は、バ
イト単位のＮ個のパラレルデータを書込み制御部１００
によりパラレル単位に備えられたＮ個のメモリ１１１〜
１１Ｎそれぞれに書き込む。書き込まれたデータは、Ｎ
個の読出し制御部１２１〜１２Ｎそれぞれの制御により
メモリ１１１〜１１Ｎそれぞれから読出され、Ｎ個の
“（Ｎ＋１）：１”セレクタ１３１〜１３Ｎにより構成
される多重回路１３０によりバイト単位に多重され、こ
の際、“Ｎ＋１”番目にＣＯＨ情報を加えたセルに組み
立て直しされる。
イト単位のＮ個のパラレルデータを書込み制御部１００
によりパラレル単位に備えられたＮ個のメモリ１１１〜
１１Ｎそれぞれに書き込む。書き込まれたデータは、Ｎ
個の読出し制御部１２１〜１２Ｎそれぞれの制御により
メモリ１１１〜１１Ｎそれぞれから読出され、Ｎ個の
“（Ｎ＋１）：１”セレクタ１３１〜１３Ｎにより構成
される多重回路１３０によりバイト単位に多重され、こ
の際、“Ｎ＋１”番目にＣＯＨ情報を加えたセルに組み
立て直しされる。
【０００６】この回路の特徴は、Ｎ個のパラレル単位に
メモリ１１１〜１１Ｎが備えられており、書込みは一つ
の書込み制御部１００によって一様に行なわれるが、読
出しはメモリ１１１〜１１Ｎそれぞれに対応した読出し
制御部１２１〜１２Ｎに従って行なわれセレクタ１３１
〜１３Ｎに分配されることである。
メモリ１１１〜１１Ｎが備えられており、書込みは一つ
の書込み制御部１００によって一様に行なわれるが、読
出しはメモリ１１１〜１１Ｎそれぞれに対応した読出し
制御部１２１〜１２Ｎに従って行なわれセレクタ１３１
〜１３Ｎに分配されることである。
【０００７】すなわち、読出し制御部１２１〜１２Ｎ
は、ＣＯＨ情報１バイト分の領域を確保するためセルの
先頭バイトが存在するタイムスロット（読出しアドレス
対応位置）を認識し、このタイムスロットの中で最下位
のバイトが格納されているメモリの読出しを１タイムス
ロット分停止する制御を行なっている。
は、ＣＯＨ情報１バイト分の領域を確保するためセルの
先頭バイトが存在するタイムスロット（読出しアドレス
対応位置）を認識し、このタイムスロットの中で最下位
のバイトが格納されているメモリの読出しを１タイムス
ロット分停止する制御を行なっている。
【０００８】従って、読出されたデータは多重回路１３
０のセレクタ１３１〜１３Ｎそれぞれにおいて順次多重
され、この間、ＣＯＨ情報が１タイムスロット分の読出
し停止期間に付加されバイト単位に多重される。
０のセレクタ１３１〜１３Ｎそれぞれにおいて順次多重
され、この間、ＣＯＨ情報が１タイムスロット分の読出
し停止期間に付加されバイト単位に多重される。
【０００９】
【発明が解決しようとする課題】上述した従来のＡＴＭ
セルフォーマット変換回路における問題点は、入力デー
タを書き込むメモリをパラレル単位のＮ個それぞれに対
応して備える必要があることである。
セルフォーマット変換回路における問題点は、入力デー
タを書き込むメモリをパラレル単位のＮ個それぞれに対
応して備える必要があることである。
【００１０】この理由は、メモリに対する書込みは一つ
の書込み制御部によって全てのタイムスロットに亘って
一様に行なわれるのに対し、読出しはメモリそれぞれに
対応した読出し制御部に従ってパラレル単位に行なわれ
るからである。
の書込み制御部によって全てのタイムスロットに亘って
一様に行なわれるのに対し、読出しはメモリそれぞれに
対応した読出し制御部に従ってパラレル単位に行なわれ
るからである。
【００１１】本発明の課題は、入力する５３バイトのＡ
ＴＭセルを１バイト付加して５４バイトに構成する際、
入力データのメモリの数をパラレル単位の数Ｎに無関係
に最小限の構成とし、かつ読出し制御を簡素化できるＡ
ＴＭセルフォーマット変換方法および回路を提供するこ
とである。
ＴＭセルを１バイト付加して５４バイトに構成する際、
入力データのメモリの数をパラレル単位の数Ｎに無関係
に最小限の構成とし、かつ読出し制御を簡素化できるＡ
ＴＭセルフォーマット変換方法および回路を提供するこ
とである。
【００１２】
【課題を解決するための手段】本発明によるＡＴＭセル
フォーマット変換方法は、５３バイトのＡＴＭセルを一
つのセル当たり５４バイトのセル長に変換するＡＴＭセ
ルフォーマット変換方法において、バイト単位でＮ（Ｎ
＜５３）個にパラレル展開されメモリに書き込まれた５
３バイトのＡＴＭセルをＮセル分（５３タイムスロット
対応）読出したのち、一つのタイムスロットの読出しを
停止しバイト単位でＮ個のダミーデータを付加してお
り、また、前記メモリから読み出されたデータとこのデ
ータをシフトレジスタにより一つのタイムスロット分シ
フトしたデータとをＮ個のセレクタによりバイト単位に
多重してセルを組み立て直し、１バイトの付加情報をセ
ルオーバヘッド（ＣＯＨ）として付加している。
フォーマット変換方法は、５３バイトのＡＴＭセルを一
つのセル当たり５４バイトのセル長に変換するＡＴＭセ
ルフォーマット変換方法において、バイト単位でＮ（Ｎ
＜５３）個にパラレル展開されメモリに書き込まれた５
３バイトのＡＴＭセルをＮセル分（５３タイムスロット
対応）読出したのち、一つのタイムスロットの読出しを
停止しバイト単位でＮ個のダミーデータを付加してお
り、また、前記メモリから読み出されたデータとこのデ
ータをシフトレジスタにより一つのタイムスロット分シ
フトしたデータとをＮ個のセレクタによりバイト単位に
多重してセルを組み立て直し、１バイトの付加情報をセ
ルオーバヘッド（ＣＯＨ）として付加している。
【００１３】また、本発明によるＡＴＭセルフォーマッ
ト変換回路の具体的手段の一つは、バイト単位でＮ（Ｎ
＜５３）個にパラレル展開された５３バイトのＡＴＭセ
ルを記憶するメモリと、Ｎ個の５３バイトのセルフォー
マットをタイムスロット０〜５２毎にＮバイトずつのデ
ータを前記メモリに順次書き込むと共にこのＮ個のセル
フォーマットのセル先頭位置を通知するセル先頭通知信
号を出力する書き込み制御部と、前記セル先頭通知信号
を受け、前記メモリに書き込まれた５３バイトのＡＴＭ
セルをＮセル分（５３タイムスロット対応）読出したの
ち、一つのタイムスロットの読出しを停止しバイト単位
でＮ個のダミーデータを付加する読出し制御部と、前記
メモリから読み出された読出しデータを入力し一つのタ
イムスロット分シフトしてシフトデータとして出力する
シフトレジスタと、前記読出しデータおよびシフトデー
タを入力しＮ個のバイト列による５４個のタイムスロッ
トに、ＣＯＨ情報を先頭とする５３バイトのＡＴＭセル
で構成されるセルフォーマットのＮ個分に組み立てて多
重出力する多重回路とを備えている。
ト変換回路の具体的手段の一つは、バイト単位でＮ（Ｎ
＜５３）個にパラレル展開された５３バイトのＡＴＭセ
ルを記憶するメモリと、Ｎ個の５３バイトのセルフォー
マットをタイムスロット０〜５２毎にＮバイトずつのデ
ータを前記メモリに順次書き込むと共にこのＮ個のセル
フォーマットのセル先頭位置を通知するセル先頭通知信
号を出力する書き込み制御部と、前記セル先頭通知信号
を受け、前記メモリに書き込まれた５３バイトのＡＴＭ
セルをＮセル分（５３タイムスロット対応）読出したの
ち、一つのタイムスロットの読出しを停止しバイト単位
でＮ個のダミーデータを付加する読出し制御部と、前記
メモリから読み出された読出しデータを入力し一つのタ
イムスロット分シフトしてシフトデータとして出力する
シフトレジスタと、前記読出しデータおよびシフトデー
タを入力しＮ個のバイト列による５４個のタイムスロッ
トに、ＣＯＨ情報を先頭とする５３バイトのＡＴＭセル
で構成されるセルフォーマットのＮ個分に組み立てて多
重出力する多重回路とを備えている。
【００１４】また、前記多重回路の具体的手段の一つ
は、前記シフトデータの下位バイト列データから上位バ
イト列データの順序でＮ個の入力端子に接続され、“Ｎ
＋１”番目の入力端子にＣＯＨ情報を接続し、セレクト
信号を受けて最上位バイト列として多重出力される第１
のセレクタと、前記読出しデータの上位から“ｎ−１”
番目のバイトデータから上位に対して“ｎ−１”個、続
いて前記シフトデータの最下位バイトから上位に対して
“Ｎ−ｎ＋１”個、かつ“Ｎ＋１”番目の入力端子にＣ
ＯＨ情報を接続し、セレクト信号を受けて第ｎ番目のバ
イト列として多重出力される“Ｎ−１”個の第ｎ（ｎ＝
２〜Ｎ）のセレクタと、前記各セレクタからＮ個のバイ
ト列による５４個のタイムスロットに、ＣＯＨ情報を先
頭とする５３バイトのＡＴＭセルで構成されるセルフォ
ーマットのＮ個分に組み立てて多重出力する前記セレク
ト信号を出力するＮ分周カウンタとを備えている。
は、前記シフトデータの下位バイト列データから上位バ
イト列データの順序でＮ個の入力端子に接続され、“Ｎ
＋１”番目の入力端子にＣＯＨ情報を接続し、セレクト
信号を受けて最上位バイト列として多重出力される第１
のセレクタと、前記読出しデータの上位から“ｎ−１”
番目のバイトデータから上位に対して“ｎ−１”個、続
いて前記シフトデータの最下位バイトから上位に対して
“Ｎ−ｎ＋１”個、かつ“Ｎ＋１”番目の入力端子にＣ
ＯＨ情報を接続し、セレクト信号を受けて第ｎ番目のバ
イト列として多重出力される“Ｎ−１”個の第ｎ（ｎ＝
２〜Ｎ）のセレクタと、前記各セレクタからＮ個のバイ
ト列による５４個のタイムスロットに、ＣＯＨ情報を先
頭とする５３バイトのＡＴＭセルで構成されるセルフォ
ーマットのＮ個分に組み立てて多重出力する前記セレク
ト信号を出力するＮ分周カウンタとを備えている。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１は本発明の実施の一形態を示す機能ブ
ロック図である。図１に示されたＡＴＭセルフォーマッ
ト変換回路では、メモリ１、割込み制御部２、読出し制
御部３、シフトレジスタ５、および多重回路６が備えら
れているものとする。
ロック図である。図１に示されたＡＴＭセルフォーマッ
ト変換回路では、メモリ１、割込み制御部２、読出し制
御部３、シフトレジスタ５、および多重回路６が備えら
れているものとする。
【００１７】メモリ１では、書込み制御部２により入力
データが、バイト単位でＮ個にパラレル展開されて書き
込まれ、読出し制御部３により読出されるものとする。
データが、バイト単位でＮ個にパラレル展開されて書き
込まれ、読出し制御部３により読出されるものとする。
【００１８】書込み制御部２は、書込み側のアドレスを
カウントするアドレスカウンタ２１と、セルパルスを受
けてセルの先頭バイトを認識するセル先頭認識回路２２
とを有しており、バイト単位でＮ個にパラレル展開され
た入力データをメモリ１に書き込むと共にセル先頭通知
信号４０を読出し制御部３へ出力するものとする。
カウントするアドレスカウンタ２１と、セルパルスを受
けてセルの先頭バイトを認識するセル先頭認識回路２２
とを有しており、バイト単位でＮ個にパラレル展開され
た入力データをメモリ１に書き込むと共にセル先頭通知
信号４０を読出し制御部３へ出力するものとする。
【００１９】読出し制御部３は、読出し側のアドレスを
カウントするアドレスカウンタ３１と、５４分周カウン
タ３２とを有しており、メモリ１に書き込まれた１セル
当たり５３バイトのセル長を５４バイトに変換する制御
を行ない、読出しデータ７０を読み出してシフトレジス
タ５および多重回路６へ送出するものとする。
カウントするアドレスカウンタ３１と、５４分周カウン
タ３２とを有しており、メモリ１に書き込まれた１セル
当たり５３バイトのセル長を５４バイトに変換する制御
を行ない、読出しデータ７０を読み出してシフトレジス
タ５および多重回路６へ送出するものとする。
【００２０】シフトレジスタ５は、メモリ１から読み出
された読出しデータ７０を入力し、一つのタイムスロッ
ト分シフトしたシフトデータとして読出しデータ８０を
多重回路６へ出力するものとする。
された読出しデータ７０を入力し、一つのタイムスロッ
ト分シフトしたシフトデータとして読出しデータ８０を
多重回路６へ出力するものとする。
【００２１】多重回路６は、図２に示されるようにＮ個
の“（Ｎ＋１）：１”セレクタ６１〜６Ｎを備えてお
り、読出しデータ７０および読出しデータ８０に対して
Ｎ個のパラレルデータをセレクタ６１〜６Ｎに所定のパ
ターンで接続することによりバイト単位で多重すると共
にＣＯＨ情報の１バイトを付加するものとする。
の“（Ｎ＋１）：１”セレクタ６１〜６Ｎを備えてお
り、読出しデータ７０および読出しデータ８０に対して
Ｎ個のパラレルデータをセレクタ６１〜６Ｎに所定のパ
ターンで接続することによりバイト単位で多重すると共
にＣＯＨ情報の１バイトを付加するものとする。
【００２２】次に、図１に図２の多重回路構成図を併せ
参照して図１の多重回路６について説明する。
参照して図１の多重回路６について説明する。
【００２３】多重回路６は、図示されるように、Ｎ個の
セレクタ６１〜６Ｎを出力データのバイト列単位に備え
ており、バイト列それぞれにおいてバイト単位の多重を
行なうものとする。各セレクタ６１〜６Ｎの入力は読出
しデータ７１〜７Ｎおよび読出しデータ８１〜８Ｎと図
示されるように固定して接続されており、各セレクタ６
１〜６Ｎを制御するセレクト信号６１１〜６１ＮはＮ分
周カウンタ６０１〜６０Ｎのカウンタ値となっている。
セレクタ６１〜６Ｎを出力データのバイト列単位に備え
ており、バイト列それぞれにおいてバイト単位の多重を
行なうものとする。各セレクタ６１〜６Ｎの入力は読出
しデータ７１〜７Ｎおよび読出しデータ８１〜８Ｎと図
示されるように固定して接続されており、各セレクタ６
１〜６Ｎを制御するセレクト信号６１１〜６１ＮはＮ分
周カウンタ６０１〜６０Ｎのカウンタ値となっている。
【００２４】固定されている接続としては、図示される
ように、セレクタ６１の入力端子Ｉ０〜ＩＮ−１それぞ
れに読出しデータ８Ｎ〜８１それぞれが接続され、セレ
クタ６２の入力端子Ｉ０〜ＩＮ−１それぞれに読出しデ
ータ７１，８Ｎ〜８２それぞれが接続され、また、セレ
クタ６Ｎの入力端子Ｉ０〜ＩＮ−１それぞれに読出しデ
ータ７Ｎ−１〜７１，８Ｎそれぞれが接続され、かつ、
全てのセレクタ６１〜６Ｎの入力端子ＩＮにはＣＯＨ情
報が接続されているものとする。
ように、セレクタ６１の入力端子Ｉ０〜ＩＮ−１それぞ
れに読出しデータ８Ｎ〜８１それぞれが接続され、セレ
クタ６２の入力端子Ｉ０〜ＩＮ−１それぞれに読出しデ
ータ７１，８Ｎ〜８２それぞれが接続され、また、セレ
クタ６Ｎの入力端子Ｉ０〜ＩＮ−１それぞれに読出しデ
ータ７Ｎ−１〜７１，８Ｎそれぞれが接続され、かつ、
全てのセレクタ６１〜６Ｎの入力端子ＩＮにはＣＯＨ情
報が接続されているものとする。
【００２５】
【実施例】次に、図１に図３を併せ参照してメモリ１の
書込みおよび読出しの制御について説明する。図３は、
バイト単位のパラレル展開が“Ｎ＝６”の場合の実施例
を示すセルフォーマット説明図である。
書込みおよび読出しの制御について説明する。図３は、
バイト単位のパラレル展開が“Ｎ＝６”の場合の実施例
を示すセルフォーマット説明図である。
【００２６】書込み側セルフォーマットは、セル先頭通
知信号が書込みアドレス“３”であるとし、タイムスロ
ット“０”に、まずセルフォーマット１のバイト番号１
〜６がバイト列１〜６それぞれに書き込まれ、次の書込
みアドレス“４”のタイムスロット“１”には、セルフ
ォーマット１のバイト番号７〜１２がバイト列１〜６そ
れぞれに書き込まれ、書込みアドレス“１１”のタイム
スロット“８”では、セルフォーマット１のバイト番号
４９〜５３およびセルフォーマット２のバイト番号１が
バイト列１〜６それぞれに書き込まれる。
知信号が書込みアドレス“３”であるとし、タイムスロ
ット“０”に、まずセルフォーマット１のバイト番号１
〜６がバイト列１〜６それぞれに書き込まれ、次の書込
みアドレス“４”のタイムスロット“１”には、セルフ
ォーマット１のバイト番号７〜１２がバイト列１〜６そ
れぞれに書き込まれ、書込みアドレス“１１”のタイム
スロット“８”では、セルフォーマット１のバイト番号
４９〜５３およびセルフォーマット２のバイト番号１が
バイト列１〜６それぞれに書き込まれる。
【００２７】従って、書込みアドレス“５５”に当たる
５３番目のタイムスロット“５２”ではセルフォーマッ
ト（Ｎ＝）６のバイト番号４８〜５３がバイト列１〜６
それぞれに丁度一杯に書き込まれることになり、次の書
込みアドレス“５６”では、最初のタイムスロット
“０”に戻り、セルフォーマット１のバイト番号１〜６
がバイト列１〜６それぞれに書き込まれる。
５３番目のタイムスロット“５２”ではセルフォーマッ
ト（Ｎ＝）６のバイト番号４８〜５３がバイト列１〜６
それぞれに丁度一杯に書き込まれることになり、次の書
込みアドレス“５６”では、最初のタイムスロット
“０”に戻り、セルフォーマット１のバイト番号１〜６
がバイト列１〜６それぞれに書き込まれる。
【００２８】書込み制御部２は、アドレスカウンタ２１
のアドレス値により上述のように各タイムスロット毎に
一様に入力データをバイト単位にメモリ１に書込むこと
になる。また、セル先頭認識回路２２は、セルの先頭バ
イト（バイト番号１）がタイムスロット“０”に示され
るようにバイト列１に位置した際のタイムスロット位
置、例えば書込みアドレス“３”をセル先頭通知信号４
０として読出し制御部３へ通知するものとする。
のアドレス値により上述のように各タイムスロット毎に
一様に入力データをバイト単位にメモリ１に書込むこと
になる。また、セル先頭認識回路２２は、セルの先頭バ
イト（バイト番号１）がタイムスロット“０”に示され
るようにバイト列１に位置した際のタイムスロット位
置、例えば書込みアドレス“３”をセル先頭通知信号４
０として読出し制御部３へ通知するものとする。
【００２９】読出し制御部３では、読出し側セルフォー
マットとして図示されるように、アドレスカウンタ３１
のカウンタ値がセル先頭通知信号４０として受けたアド
レス数値“３”と一致した際、５４分周カウンタ３２の
カウンタ値が“０”から起動し、５４分周カウンタ３２
が５３番目のカウンタ値５２まで、各タイムスロット毎
に書込み側と同様にデータが一様に読出しデータ７０と
して読み出される。従って、５４分周カウンタ３２のカ
ウンタ値５２でセルフォーマット（Ｎ＝）６のバイト番
号４８〜５３までバイト列１〜６の全てが読み出される
ことになる。
マットとして図示されるように、アドレスカウンタ３１
のカウンタ値がセル先頭通知信号４０として受けたアド
レス数値“３”と一致した際、５４分周カウンタ３２の
カウンタ値が“０”から起動し、５４分周カウンタ３２
が５３番目のカウンタ値５２まで、各タイムスロット毎
に書込み側と同様にデータが一様に読出しデータ７０と
して読み出される。従って、５４分周カウンタ３２のカ
ウンタ値５２でセルフォーマット（Ｎ＝）６のバイト番
号４８〜５３までバイト列１〜６の全てが読み出される
ことになる。
【００３０】５４分周カウンタ３２の最後となる次のカ
ウンタ値５３では、読出し制御部３は、アドレスカウン
タ３１の計数を停止し、メモリ１からのデータの読出し
を停止する。従って、読出しアドレス５５は、５４分周
カウンタ３２のカウンタ値５３では変わらず、Ｎ個のセ
ル単位でこのタイムスロットにＮバイトのダミーデータ
が付加されるので、１セル単位のセル長が５４バイトに
変換されたと考えることができる。
ウンタ値５３では、読出し制御部３は、アドレスカウン
タ３１の計数を停止し、メモリ１からのデータの読出し
を停止する。従って、読出しアドレス５５は、５４分周
カウンタ３２のカウンタ値５３では変わらず、Ｎ個のセ
ル単位でこのタイムスロットにＮバイトのダミーデータ
が付加されるので、１セル単位のセル長が５４バイトに
変換されたと考えることができる。
【００３１】また、５４分周カウンタ３２は、カウンタ
値５３の次では初期値の“０”に戻るので次の読出しア
ドレス５６では最初のセルフォーマット１のバイト番号
１〜６がバイト列１〜６それぞれから読み出され、これ
までの動作を繰り返す。
値５３の次では初期値の“０”に戻るので次の読出しア
ドレス５６では最初のセルフォーマット１のバイト番号
１〜６がバイト列１〜６それぞれから読み出され、これ
までの動作を繰り返す。
【００３２】読み出された読出しデータ７０は、一方で
は直接、他方ではシフトレジスタ５により１タイムスロ
ット分シフトされた読出しデータ８０として、併せて２
Ｎ個のパラレルデータとなり、多重回路６へ入力され
る。
は直接、他方ではシフトレジスタ５により１タイムスロ
ット分シフトされた読出しデータ８０として、併せて２
Ｎ個のパラレルデータとなり、多重回路６へ入力され
る。
【００３３】多重回路６では、図２に示されるように、
セレクタ６１〜６Ｎそれぞれは、出力データのバイト列
単位にバイト列の多重を行なう。例えば、セレクタ６１
は出力データのバイト列１のバイト単位の多重を行な
い、またセレクタ６Ｎは出力データのバイト列Ｎのバイ
ト単位の多重を行なうものとする。セレクタ６１〜６Ｎ
それぞれは、タイムスロット毎に読出しデータ７１〜７
Ｎおよび読出しデータ８１〜８Ｎから１バイトのデータ
を選択する。また、セル先頭バイト位置にはＣＯＨ情報
が選択されるものとする。
セレクタ６１〜６Ｎそれぞれは、出力データのバイト列
単位にバイト列の多重を行なう。例えば、セレクタ６１
は出力データのバイト列１のバイト単位の多重を行な
い、またセレクタ６Ｎは出力データのバイト列Ｎのバイ
ト単位の多重を行なうものとする。セレクタ６１〜６Ｎ
それぞれは、タイムスロット毎に読出しデータ７１〜７
Ｎおよび読出しデータ８１〜８Ｎから１バイトのデータ
を選択する。また、セル先頭バイト位置にはＣＯＨ情報
が選択されるものとする。
【００３４】図２を参照して説明したように、読出しデ
ータ７０，８０の各バイト単位のデータ７１〜７Ｎ，８
１〜８Ｎとセレクタ６１〜６Ｎそれぞれの入力端子Ｉ０
〜ＩＮとの接続はバイト単位で展開されたパラレル数
“Ｎ”には無関係に固定されており、セレクト信号６１
１〜６１Ｎは一つのセル内ではバイト列に関係なくセレ
クタ６１〜６Ｎそれぞれの同じ入力端子Ｉｎを選択す
る。
ータ７０，８０の各バイト単位のデータ７１〜７Ｎ，８
１〜８Ｎとセレクタ６１〜６Ｎそれぞれの入力端子Ｉ０
〜ＩＮとの接続はバイト単位で展開されたパラレル数
“Ｎ”には無関係に固定されており、セレクト信号６１
１〜６１Ｎは一つのセル内ではバイト列に関係なくセレ
クタ６１〜６Ｎそれぞれの同じ入力端子Ｉｎを選択す
る。
【００３５】また、セレクト信号６１１〜６１Ｎの切替
えタイミングおよびセル先頭バイト位置は、各バイト列
で異なり５４分周カウンタ３２のカウンタ値で示され
る。Ｎ分周カウンタ６０１〜６０Ｎそれぞれは、セル先
頭バイト位置を除き、それぞれの切替えタイミングにお
いて、セレクト信号６１１〜６１Ｎをインクリメントす
る。セル先頭バイト位置のタイミングでは、セレクト信
号によりセレクタ６ｎの入力端子ＩＮからＣＯＨ情報を
選択する値が割り込まれる。
えタイミングおよびセル先頭バイト位置は、各バイト列
で異なり５４分周カウンタ３２のカウンタ値で示され
る。Ｎ分周カウンタ６０１〜６０Ｎそれぞれは、セル先
頭バイト位置を除き、それぞれの切替えタイミングにお
いて、セレクト信号６１１〜６１Ｎをインクリメントす
る。セル先頭バイト位置のタイミングでは、セレクト信
号によりセレクタ６ｎの入力端子ＩＮからＣＯＨ情報を
選択する値が割り込まれる。
【００３６】次に、図１および図２に図４を併せ参照し
て、パラレル数（Ｎ＝）６の場合を例に、図１の多重回
路６の動作制御について具体的に説明する。
て、パラレル数（Ｎ＝）６の場合を例に、図１の多重回
路６の動作制御について具体的に説明する。
【００３７】上述のように、読出しデータ７０における
データ７１〜７６は、５４分周カウンタ３２のカウンタ
値０〜５２の５３個のタイムスロットに亘り、６個のセ
ルフォーマット分を順次多重回路６へ送っている。一
方、読出しデータ８０におけるデータ８１〜８６は、一
つのタイムスロット分シフトされているので、５４分周
カウンタ３２のカウンタ値１〜５３の５３個のタイムス
ロットに亘り、６個のセルフォーマット分を順次多重回
路６へ送っている。
データ７１〜７６は、５４分周カウンタ３２のカウンタ
値０〜５２の５３個のタイムスロットに亘り、６個のセ
ルフォーマット分を順次多重回路６へ送っている。一
方、読出しデータ８０におけるデータ８１〜８６は、一
つのタイムスロット分シフトされているので、５４分周
カウンタ３２のカウンタ値１〜５３の５３個のタイムス
ロットに亘り、６個のセルフォーマット分を順次多重回
路６へ送っている。
【００３８】また、上述のように、５４分周カウンタ３
２の次のタイムスロット、読出しデータ７０ではカウン
タ値５３、および読出しデータ８０ではカウンタ値０、
それぞれではダミーデータが送られる。
２の次のタイムスロット、読出しデータ７０ではカウン
タ値５３、および読出しデータ８０ではカウンタ値０、
それぞれではダミーデータが送られる。
【００３９】セレクト信号６１１〜６１６の切替えタイ
ミングは、セル先頭バイト位置を除き、各バイト列で５
４分周カウンタ３２のカウンタ値０，９，…，４５と
（５４／６＝）９個のタイムスロット毎にセレクト信号
値０，１，〜，５それぞれで示される。セレクト信号６
１１は、これら切替えタイミングのセル先頭バイト位置
に、ＣＯＨ情報を選択するセレクト信号値“６”を図４
に示されるように、割り込ませる。
ミングは、セル先頭バイト位置を除き、各バイト列で５
４分周カウンタ３２のカウンタ値０，９，…，４５と
（５４／６＝）９個のタイムスロット毎にセレクト信号
値０，１，〜，５それぞれで示される。セレクト信号６
１１は、これら切替えタイミングのセル先頭バイト位置
に、ＣＯＨ情報を選択するセレクト信号値“６”を図４
に示されるように、割り込ませる。
【００４０】セレクタ６１〜６６では、図２および図４
に示されるように、５４分周カウンタ３２のカウンタ値
０で、先頭セレクタ６１はセレクト信号値６に従って入
力端子Ｉ６からＣＯＨ情報を出力し、他のセレクタ６２
〜６６それぞれは入力端子Ｉ０へ入力する読取りデータ
７１〜７５を出力する。従って、実際に、読取りデータ
として入力するセルフォーマット１のデータ番号１から
データ番号５３までのバイト単位のデータが５４分周カ
ウンタ３２のカウンタ値８までバイト列１〜６を埋め尽
くす。
に示されるように、５４分周カウンタ３２のカウンタ値
０で、先頭セレクタ６１はセレクト信号値６に従って入
力端子Ｉ６からＣＯＨ情報を出力し、他のセレクタ６２
〜６６それぞれは入力端子Ｉ０へ入力する読取りデータ
７１〜７５を出力する。従って、実際に、読取りデータ
として入力するセルフォーマット１のデータ番号１から
データ番号５３までのバイト単位のデータが５４分周カ
ウンタ３２のカウンタ値８までバイト列１〜６を埋め尽
くす。
【００４１】同様に、５４分周カウンタ３２のカウンタ
値９〜１７で、読取りデータとして入力するセルフォー
マット２のＣＯＨ情報に続くデータ番号１からデータ番
号５３までの５４個のバイト単位のデータがバイト列１
〜６を埋め尽くす。
値９〜１７で、読取りデータとして入力するセルフォー
マット２のＣＯＨ情報に続くデータ番号１からデータ番
号５３までの５４個のバイト単位のデータがバイト列１
〜６を埋め尽くす。
【００４２】上記説明では、“Ｎ＝６”の場合を図示し
て説明したが、他の数値でも同様であり、バイト列Ｎに
対してタイムスロット５３で５３バイトのＮ個のセルフ
ォーマット１〜Ｎが丁度充当され、読出しでは次のタイ
ムスロットをダミーデータとして再度先頭のセルデータ
からの読出しが繰返される。
て説明したが、他の数値でも同様であり、バイト列Ｎに
対してタイムスロット５３で５３バイトのＮ個のセルフ
ォーマット１〜Ｎが丁度充当され、読出しでは次のタイ
ムスロットをダミーデータとして再度先頭のセルデータ
からの読出しが繰返される。
【００４３】また、セレクト信号０〜（Ｎ−１）による
セルフォーマット１〜Ｎの多重に対しては、各セルフォ
ーマットの先頭バイト位置にセレクト信号Ｎが割り込
み、ＣＯＨ情報が挿入されることになる。通常では
“Ｎ”の数値が“６”の例のように“５４”を丁度割り
切れる数値ではないので、このＣＯＨ情報が挿入される
先頭バイト位置はバイト列１とは限らず、少なくとも５
４タイムスロット分の５４分周カウンタ３２のカウンタ
値０〜５３で丁度埋め尽くされることになる。
セルフォーマット１〜Ｎの多重に対しては、各セルフォ
ーマットの先頭バイト位置にセレクト信号Ｎが割り込
み、ＣＯＨ情報が挿入されることになる。通常では
“Ｎ”の数値が“６”の例のように“５４”を丁度割り
切れる数値ではないので、このＣＯＨ情報が挿入される
先頭バイト位置はバイト列１とは限らず、少なくとも５
４タイムスロット分の５４分周カウンタ３２のカウンタ
値０〜５３で丁度埋め尽くされることになる。
【００４４】
【発明の効果】第１の効果はメモリ数の削減にある。
【００４５】この理由は、上記説明のように、バイト単
位にＮ個のパラレルデータに展開された入力セルをメモ
リする際、パラレル別のメモリではなく、一括したメモ
リ制御を行なっているので、パラレル数Ｎ個のメモリで
はなく最小限のメモリ数で構成できるためである。
位にＮ個のパラレルデータに展開された入力セルをメモ
リする際、パラレル別のメモリではなく、一括したメモ
リ制御を行なっているので、パラレル数Ｎ個のメモリで
はなく最小限のメモリ数で構成できるためである。
【００４６】第２の効果はメモリ読出し制御の簡素化に
ある。
ある。
【００４７】この理由は、上記説明のように、メモリか
ら読み出した読出しデータとこの読出しデータをシフト
レジスタを介して得られたシフトデータとを入力する多
重回路によりパラレル数に依存せず一括した多重制御が
できるためである。
ら読み出した読出しデータとこの読出しデータをシフト
レジスタを介して得られたシフトデータとを入力する多
重回路によりパラレル数に依存せず一括した多重制御が
できるためである。
【図１】本発明の実施の一形態を示す機能ブロック図で
ある。
ある。
【図２】図１の部分詳細の一形態を示す機能ブロック図
である。
である。
【図３】図１におけるメモリ制御の一形態を示すタイム
チャートである。
チャートである。
【図４】図２における多重制御の一形態を示すタイムチ
ャートである。
ャートである。
【図５】従来の一例を示す機能ブロック図である。
１ メモリ ２ 書込み制御部 ３ 読出し制御部 ５ シフトレジスタ ６ 多重回路 ２１、３１ アドレスカウンタ ２２ セル先頭認識回路 ３２ ５４分周カウンタ ６１〜６Ｎ セレクタ ６０１〜６０Ｎ Ｎ分周カウンタ
Claims (3)
- 【請求項１】 ５３バイトのＡＴＭ（Asynchronous Tra
nsfer Mode) セルを一つのセル当たり５４バイトのセル
長に変換するＡＴＭセルフォーマット変換方法におい
て、バイト単位でＮ（Ｎ＜５３）個にパラレル展開され
メモリに書き込まれた５３バイトのＡＴＭセルをＮセル
分（５３タイムスロット対応）読出したのち、一つのタ
イムスロットの読出しを停止してバイト単位でＮ個のダ
ミーデータを付加した後、前記メモリから読み出された
データとこのデータをシフトレジスタにより一つのタイ
ムスロット分シフトしたデータとをＮ個のセレクタによ
りバイト単位に多重してセルを組み立て直し、１バイト
の付加情報をセルオーバヘッド（ＣＯＨ）として付加す
ることを特徴とするＡＴＭセルフォーマット変換方法。 - 【請求項２】 ５３バイトのＡＴＭセルを一つのセル当
たり５４バイトのセル長に変換するＡＴＭセルフォーマ
ット変換回路において、バイト単位でＮ（Ｎ＜５３）個
にパラレル展開された５３バイトのＡＴＭセルを記憶す
るメモリと、Ｎ個の５３バイトのセルフォーマットをタ
イムスロット０〜５２毎にＮバイトずつのデータを前記
メモリに順次書き込むと共にこのＮ個のセルフォーマッ
トのセル先頭位置を通知するセル先頭通知信号を出力す
る書き込み制御部と、前記セル先頭通知信号を受け、前
記メモリに書き込まれた５３バイトのＡＴＭセルをＮセ
ル分（５３タイムスロット対応）読出したのち、一つの
タイムスロットの読出しを停止しバイト単位でＮ個のダ
ミーデータを付加する読出し制御部と、前記メモリから
読み出された読出しデータを入力し一つのタイムスロッ
ト分シフトしてシフトデータとして出力するシフトレジ
スタと、前記読出しデータおよびシフトデータを入力し
Ｎ個のバイト列による５４個のタイムスロットに、ＣＯ
Ｈ情報を先頭とする５３バイトのＡＴＭセルで構成され
るセルフォーマットのＮ個分に組み立てて多重出力する
多重回路とを備えることを特徴とするＡＴＭセルフォー
マット変換回路。 - 【請求項３】 請求項２において、前記多重回路は、前
記シフトデータの下位バイト列データから上位バイト列
データの順序でＮ個の入力端子に接続され、“Ｎ＋１”
番目の入力端子にＣＯＨ情報を接続し、セレクト信号を
受けて最上位バイト列として多重出力される第１のセレ
クタと、前記読出しデータの上位から“ｎ−１”番目の
バイトデータから上位に対して“ｎ−１”個、続いて前
記シフトデータの最下位バイトから上位に対して“Ｎ−
ｎ＋１”個、かつ“Ｎ＋１”番目の入力端子にＣＯＨ情
報を接続し、セレクト信号を受けて第ｎ番目のバイト列
として多重出力される“Ｎ−１”個の第ｎ（ｎ＝２〜
Ｎ）のセレクタと、前記各セレクタからＮ個のバイト列
による５４個のタイムスロットに、ＣＯＨ情報を先頭と
する５３バイトのＡＴＭセルで構成されるセルフォーマ
ットのＮ個分に組み立てて多重出力する前記セレクト信
号を出力するＮ分周カウンタとを備えることを特徴とす
るＡＴＭセルフォーマット変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16771196A JP2940596B2 (ja) | 1996-06-27 | 1996-06-27 | Ａｔｍセルフォーマット変換方法および回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16771196A JP2940596B2 (ja) | 1996-06-27 | 1996-06-27 | Ａｔｍセルフォーマット変換方法および回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1013438A JPH1013438A (ja) | 1998-01-16 |
| JP2940596B2 true JP2940596B2 (ja) | 1999-08-25 |
Family
ID=15854797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16771196A Expired - Fee Related JP2940596B2 (ja) | 1996-06-27 | 1996-06-27 | Ａｔｍセルフォーマット変換方法および回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2940596B2 (ja) |
-
1996
- 1996-06-27 JP JP16771196A patent/JP2940596B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1013438A (ja) | 1998-01-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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