JPH0481149A - パケット組立方法およびパケット組立装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、パケット交換機におけるパケット組立方法お
よびパケット組立装置に関する。

（従来の技術） 周知のように、パケット交換機においては、端末から連
続的に発生するデータを、−旦蓄積し、蓄積したデータ
を所定の長さのパケットに組み立てて、このパケットを
網内にて転送する。

このパケット交換機においては、パケットを転送する場
合、蓄積による遅延を打ち消すために、データの入力速
度よりも速い速度でパケットを転送している。

従来、このような交換機のパケット組立装置として、第
９図に示すようなものがあった。

この図において、パケット組立メモリ１１０は、入力線
２００から一定の速度Ｖで入力する時分割データＴＤを
蓄積し、蓄積したデータを所定長のパケットに組み立て
て出力線２１０に入力速度υより高速の伝送速度Ｖで送
出する。出力線２１０は、他のパケット組立メモリと共
通の伝送路に接続されている。

パケット組立メモリ１１０へのデータの書き込みおよび
読み出しのための制御信号は、メモリＣＴＬ１１１から
送出される。

このメモリＧＴＬＩＩＩは、第１０図に示すように、ラ
イトアドレスＷＡＤを送出するライトアドレスカウンタ
３３３　と、リードアドレスＲＡＤを送出すリートアド
レスカウンタ４４４とを備えている。

ライトアドレスカウンタ３３３のクロック入力端子ＣＫ
には、アンド回路２の出力側端子が接続されている。こ
のアンド回路２の入力側端子には、データの入力速度υ
に同期した同期クロック孔１とリード・ライト切替回路
５５５の制御信号の反転信号がそれぞれ入力されて、こ
れらの論理積をライトアドレスカウンタ３３３に送出す
る。

ライトアドレスカウンタ４４４のクロック入力端子ＧＫ
には、アンド回路４の出力側端子が接続されている。こ
のアンド回路４の入力側端子には、伝送路の伝送速度Ｖ
と同じ速度にて送出される同期クロックＣＬ２とリード
・ライト切替回路５５５の制御信号が入力されて、これ
らの論理積をリードアドレスカウンタ４４４に送出する
。

ライトアドレスカウンタ３３３およびリードアドレスカ
ウンタ４４４のアドレス出力は、それぞれセレクタ６６
Ｇを介してパケット組立メモリ１１０に送出される。

リード・ライト切替回路５５５は、ライト７Ｆレスカウ
ンタ３３３から送出されるライトアドレス信号ＷＡ［ｌ
を入力して、このライトアドレス信号ＷＡＤかもパケッ
ト組立メモリ１１０の蓄積状態を監視し、所定の蓄積が
行われたときに、制御信号Ｓｃを送出する。この制御信
号Ｓｃは、パケット組立メモリ１１０に送出される書込
同期クロックｌ！ＩＲ，読出同期クロックＲＤの切り替
え、およびセレクタ６６６の入力アドレスを切り替える
のための切替信号である。

セレクタ６６Ｂは、リード中ライト切替回路５５５から
送出される制御信号Ｓｃに基づきライトアドレスＷＡＤ
とリードアドレスＲＡＤとを選択して、パケット組立メ
モリ１１０へ送出する。

アンド回路２の出力は、データ書き込みのための書込同
期クロックＷＲとしてパケット組立メモリ１１０に送出
される。アンド回路４の出力は、データ読み出しのため
の読出同期クロックＲＤとしてパケット組立メモリ１１
０に送出される。

このような構成における従来のパケット組立方法は、入
力するデータＴＤが、その同期信号ＣＬＩに同期して、
第１１図に示すように、パケット組立メモリ１１０に１
タイムスロットずつ、Ｗｌ、Ｗ２．、、と順次、列方向
（矢印Ｙ方向）に書き込まれていく。

この間、リード・ライト切替回路５５５は、ライトアド
レスカウンタ３３３が送出するライトアドレス信号−Ａ
Ｄを入力し、パケット組立メモリ１１０　（７）蓄積状
態を監視して、行方向（矢印Ｘ方向）に３タイムスロッ
ト分のデータが蓄積されたときに、制御信号Ｓｃを送出
する。これにより、リードアドレスカウンタ４４４から
Ｒ１，Ｒ２，Ｒ３のリードアドレスＲＡＤがセレクタ６
６６を介してパケット組立メモリｌｌＯに送出され、蓄
積されたデータが行方向にＲ１、Ｒ２、Ｒ３と続けて読
み出され、この３タイムスロフト分のデータを１パケツ
トとして伝送路に送出する。このとき、リードクロック
ＲＤは、伝送速度Ｖでパケット組立メモリ１１０に送出
されているので、読み出されたデータは、パケットとし
て速度Ｖで伝送される。

この場合、入力データＴＤと送出パケットとの関係は、
第１２図に示すように、入力データＴＤが５タイムスロ
ット（ＴＳＯ〜ＴＳ４）を１フレームとして構成される
際に、３フレームのデータの同タイムスロットを１パケ
ツトとして組み立て、伝送路に速度Ｖで送出されるよう
になっている。

（発明が解決しようとする課題） しかしながら、従来の技術においては、入力データＴＤ
をパケット組立メモリ１１０に書き込む速度と、パケッ
ト組立メモリ１１０からデータを読み出す速度とが異な
るため、メモ９０丁Ｌ　１１１にデータの入力速度υに
同期するクロックＣＬＩと、伝送速度Ｖに同期するクロ
ックＣＬ２とが必要となり、また、それらの切替のため
のリード・ライト切替回路６６６が必要となって、回路
構成が複雑になるとともに、配線等も複雑になるという
問題があった。

また、パケット組立メモリ１１０のアクセスタイムは、
伝送路の伝送速度■を満足しなければならないため、高
速のアクセスが可能な高価なメモリを使用しなければな
らないという問題があった。

さらに、この方式の装置では、パケットが八−スト的に
かたまって送出される。たとえば、２フレ一ム分のデー
タが蓄積された状態で３フレーム目のデータが入力され
ると、３フレーム目の各タイムスロット入力毎に続けて
パケットが組み立てられて送出され、と記の場合、５パ
ケツトが連続的に送出されて、５パケツト分の送出が終
わると、再び、２フレ一ム分のデータの蓄積を行い３フ
レーム目のデータから再びバースト的にパケットが送出
されることになる。このように、２フレーム毎に、パケ
ットの送信が集中するので複数個の装置を共通の伝送路
に多重化して用いる場合、各装置から送出されるパケッ
トが一度に重なる可能性が大となり、優先度の低い装置
では、伝送路へ送出されるまでの待ち時間が多くなり、
最悪の場合、廃棄されるパケットが生じる可能性があっ
た。

この発明は上記問題点を解決し、メモリ制御装置の回路
が簡単化されるとともに、安価なメモリを使用すること
ができ、かつ装置を多重化する場合に競合を少なくする
ことができるパケット組立方式を提供することを目的と
する。

（課題を解決するための手段） 本発明によるパケット組立方法は上述の課題を解決する
ために、入力データを一旦蓄積し、所定の形態のパケッ
トに組み立てて、組み立てたパケット毎に伝送路に送出
するパケット組立方法において、入力データをデータ入
力速度に同期して１タイムスロットずつ所定の番地に書
き込み、ｌタイムスロット分のデータを書き込む毎に、
書込速度と同速度にて、書き込んだデータから所定の距
離離れた番地の１タイムスロット分のデータを読み出し
、読み出したｌタイムスロット毎のデータを順次蓄積し
て、蓄積したデータが所定の量のタイムスロットに達し
た際に、このデータをパケットとしてデータ入力速度よ
り高速の所定の速度で伝送路に送出することを特徴とす
る。

また、本発明によるパケット組立装置は、入力データを
タイムスロット毎に所定の番地に順次蓄積するデータ蓄
積手段と、このデータ蓄積手段に入力データをその入力
速度に同期してタイムスロット単位に書き込ませるため
の書込制御信号を送出する書込制御手段と、データ蓄積
手段に蓄積したデータを読み出すための読出制御信号を
送出する読出制御手段であって、書込制御手段から送出
される１タイムスロット分の書込制御信号に続いて、こ
の書込制御信号と同一速度にて読出制御信号を送出する
読出制御手段と、データ蓄積手段から読み出されたタイ
ムスロット毎のデータを順次蓄積して所定の量のタイム
スロットを蓄積した際に、蓄積したデータをパケットと
して、入力データの速度より高速の所定の速度で伝送路
に送出する速度変換手段とを備えてなることを特徴とす
る。

（作　用） 本発明によるパケット組立方法およびパケット組立装置
によれば、入力データがデータ蓄積手段に１タイムスロ
ットずつ書き込まれる度ごとに、蓄積されているデータ
が１タイムスロットずつ読み出されていく。データ蓄積
手段から読み出されたタイムスｏ、）単位のデータは、
速度変換手段に蓄積されていき、蓄積されたデータが所
定の量のタイムスロー７トに達すると、速度変換手段か
ら蓄積されたデータがパケットとして、伝送路に入力速
度より速い所定の速度で送出される。

（実施例） 次に、第１図〜第８図を参照して本発明によるパケット
組立方法およびパケット組立装置の一実施例を説明する
。

この実施例におけるパケット組立装置は、第１図に示す
ように、パケット組立メモリ１００と、メモリＣＴＬ　
１０１と、速度変換バッファ１０２とから構成されてい
る。

パケット組立メモリ１００は、入力線２００を介して入
力する時分割データＴＤを入力速度υにて書き込み、蓄
積したデータを入力速度と同一速度の出力速度υにて出
力線２２０に読み出すデータ蓄積手段である。

速度変換バッファ１０２は、パケット組立メモリ１００
から読み出されたデータを１パケット分蓄積して、蓄積
したパケット毎に出力線２３０に入力速度υより高速の
伝送速度Ｖにて出力する速度変換手段である。

メモリＣＴＬＩＯＩは、パケット組立メモリ１００ヘデ
ータを書き込む際の書込制御と、パケット組立メモリ１
００からデータを読み出す際の読出制御と、速度変換パ
ー２フア１０２からパケットを送出する際の送出タイミ
ング制御とをそれぞれ行う制御回路である。

このメモリＣＴＬＩＯＩの内部構成を第２図を参照して
説明する。

このメモリＣＴＬＩＯＩは、ライトアドレスＩＩＩＡＤ
を出力するライトアドレスカウンタ３００と、リートア
ドレスＲＡＤを出力するり一ドアトレスカウンタ４００
　と、ライトアドレスＷＡＤ　とリードアドレスＲＡＤ
とを選択してパケット組立メモリ１００に送出するセレ
クタ６００とを備えている。ライトアドレスＷＡＤは、
パケット組立メモリへデータを書き込む際のメモリ番地
を示している。リードアドレスＲＡＤは、パケット組立
メモリ１００からデータを読み出す際のメモリ番地を示
している。

ライトアドレスカウンタ３００のクロック入力端子ＧＫ
と、リードアドレスカウンタ４００ツクロツク入力端子
ＧＫには、入力データＴＤに同期した同期クロックＣＬ
Ｉがそれぞれ入力される。ライトアドレスカウンタ３０
０は、ライトアドレス−ＡＤを同期クロックＣＬＩの立
ち上がりにて出力し、リードアドレスカウンタ４００は
、リードアドレスＲＡＤを同期クロックの立ち下がりに
て出力する。

セレクタ６００は、ライトアドレスカウンタ３００から
送出されるライトアドレスＷＡＩＩを入力端子Ｏに入力
し、リートアドレスカウンタ４００から送出されるリー
ドアドレスＲＡＤを入力端子ｌに入力して、制御端子Ｓ
に同期クロックＣＬ１を入力する。

このセレクタ６００は、同期クロックＣＬＩの立ち上が
りにてライトアドレスＷＡＤを出力し、同期クロ７クＣ
ＬＩの立ち下がりにてリードアドレスＲＡＩ）を出力す
る。

また、リードアドレスカウンタ４００は、リードアドレ
スＷＡＤが所定の回数送出される毎に、速度変換バッフ
ァ１０２ヘバケー、ト同期信号ＰＤを送出する。

同期クロックＣＬＩは、データを書き込むためのライト
クロックＷＲとしてパケット組立メモリ１００へ送出さ
れ、その反転出力がデータを読み出すためのり一ドクロ
ックＲＤとしてパケット組立メモリ１００へ送出される
構成である。

次に、第３図〜第８図を参照して本実施例におけるパケ
ット組立方法を説明する。

時分割データＴＯが入力線２００から入力速度υにてパ
ケット組立メモリ１００に入力されると同時に、この時
分割データＴＯに同期した同期クロックＣＬＩがメモリ
ＧＴＬＩＯＩに入力される。

この同期クロー、りＣＬＩは、ライトアドレスカウンタ
３００のクロック入力端子ＣＫと、リードアドレスカウ
ンタ４００のクロック入力端子ＣＫに入力される。

これにより、ライトアドレスカウンタ３００は同期クロ
ックＣＬＩの立ち上がりにおいて、ライトアドレスＷＡ
Ｄを送出する。このライトアドレスＷＡＤは、セレクタ
６００を介してパケット組立メモリ１００に送出される
。

このとき、パケット組立メモリ１００には、同期クロッ
クＣＬＩがライトクロックＷＲとして入力され、このク
ロックＷＲに同期してライトアドレスＷＡＤにて指定さ
れた番地に１タイムスロット分のデータが書き込まれる
。たとえば、第３図に示すように「１１」番地に１タイ
ムスロット分のデータ１１ｉ１が書き込まれる。

次いで、リードアドレスカウンタ４００は、同期クロッ
クＣＬｌの立ち下がりにおいて、リードアドレスＲＡＤ
を送出する。このとき、セレクタ６００は、同期クロッ
クＣＬＩの立ち下がりにて切り替えられて、ライトアド
レスＲＡＤをパケット組立メモリ１１０に送出する。

パケット組立メモリ１１０には、同期クロックＣＬ１が
反転されてリードクロックＲＤとして入力され、このク
ロックＲＤに同期してリードアドレスＲＡＤにて指定さ
れた番地から１タイムスロット分のデータが読み出され
る。たとえば、第３図に示すように「０５」番地のデー
タＲ１が読み出される。

読み出されたデータＲ１は、速度変換バッファ１０２に
蓄積される。

次いで、次のタイムスロットのデータＴＤがパケット組
立メモリ１１０に入力されて、次の同期クロックＧＬＩ
がメモリＣＴＬＩＯＩに入力されると、上記と同様に、
同期クロックＣＬＩの立ち上がりにて、先に書き込まれ
たデータＷｌの番地の列方向の番地「２１」にデータＷ
２が書き込まれる。同様に、同期クロックＣＬＩの立ち
下がりにて、先に読み出されたデータＲ２の番地より行
方向の番地「０６」にデータＲ２が読み出されて、読み
出されたデータＲ２は速度変換／ヘッファ１０２に蓄積
される。

続いて、次の同期クロックＣＬＩにて列方向の番地「３
１」にデーター３が書き込まれ、同じ同期クロックＣＬ
１の立ち下がりにて行方向の番ｊ１２　ｒｏｏＪからデ
ータＲ３が読み出されて、速度変換バッファ１０２に蓄
積される。

これにより、速度変換バッファ１０２に３タイムスロッ
ト分のデータが蓄積され、リードアドレスカウンタ４０
０からパケット同期信号ＰＤが送出される。

この結果、速度変換バッファ１０２は、蓄積したデータ
Ｒ１、Ｒ２、Ｒ３を出力線２３０に伝送速度■にて送出
する。

以下同様に、第４図〜第８図に示すように、時分割デー
タＴＤの入力とともに、その入力速度υにて、データの
書き込みおよび読み出しを行ない、読み出されたデータ
が、速度変換バッファに３タイムスロット分蓄積される
と、伝送速度■にて伝送路に送出される。

なお、これらの図において、パケットを送信した後の最
初のデータＷｌを基準として、その３列前の蓄積データ
Ｒ１，Ｒ２，Ｒ３を行方向に読み出している。

しかして、この実施例においては、入力データＴＤをパ
ケット組立メモリ１００に書き込む速度と、パケット組
立メモリ１００からデータを読み出す速度とが同一速度
となっているので、メモリＣＴＬＩＯＩには、データの
入力速度υに同期する同期クロックＣＬＩを入力するだ
けでよく、この同期クロックＣＬＩの立ち上がりと、立
ち下がりとに同期させてそれぞれアドレスを送出するこ
とにより、回路構成が簡単化されるとともに、配線等も
簡単化される。

また、パケット組立メモリ１１０のアクセスタイムは、
データの入力速度υを満足すればよいので、安価なメモ
リを用いることができる。

さらに、このパケット組立方法においては、パケットが
３タイムスロット毎に組み立てられて、高速に送出され
るので、パケット送出がパースト的に偏ることがなく、
複数個の装置を共通の伝送路に多重化して用いる場合で
あっても、各装置から送出されるパケットが一度に重な
る可能性が少なくなり、したがって、長い時間にわたる
競合が少なくなって、この間に廃棄されるパヶー、トも
少なくなる。

なお、上記実施例においては、パケット組立メモリ１０
０のメモリ内容が５×７の構成であったが、入力データ
のフレーム構成に適合した任意の構成でよい。また、上
記実施例においては、パケットが３タイムスロー、ト構
成であったが、このパケットの構成も入力データのフレ
ーム構成または伝送路の伝送速度等に適合したパテ−２
ト構成でよい。

（発明の効果） 以上説明したように、この発明によるパケット組立方法
およびパケット組立装置によれば、次の各効果を奏する
ことができる。

１、入力データをデータ蓄積手段に書き込む速度と、デ
ータ蓄積手段からデータを読み出す速度とが同一速度と
なっているので、書込制御手段と読出制御手段とは、入
力データの入力速度に同期する共通の同期クロックを利
用することができ、制御回路全体の回路構成を簡単化す
ることができるとともに、配線等も簡単化することがで
きる。

２、データ蓄積手段のアクセスタイムは、データの入力
速度を満足すればよいので、安価なメモリを用いること
ができる。したがって、装置の大半の価格を占めるメモ
リを安価にすることができるため、システム全体の低コ
スト化を図ることができる。

３、入力データの書き込み毎に、蓄積されたデータが読
み出されるので、すべてのパケットが等間隔に組み立て
られて、かつｌパケットづつ高速に送出されるので、パ
ケット送出がバースト的に偏ることがなく、複数個の装
置を共通の伝送路に多重化して用いる場合であっても、
各装置から送出されるパケットが一度に重なる可能性が
少なくなり、したがって、長い時間にわたる競合が少な
くなって、この間に廃棄されるパケットも少なくなる。

【図面の簡単な説明】

第１図は、本発明によるパケット組立装置の一実施例を
示すブロック図、 第２図は、同実施例におけるメモリＣＴＬの内部構成を
示すブロック図 第３図〜第８図は、同実施例におけるパケット組立方法
を説明するためのパケット組立シーケンスを示すそれぞ
れメモリ構成図、 第９図は、従来のパケット組立装置を示すブロック図、 第１０図は、従来のメモリＣＴＬの回路構成を示すブロ
ック図、 第１１図は、従来のパケット組立方法を説明するための
パケット組立シーケンスを示すメモリ構成図、 第１２図は、入力データと送出パケットとの関係を示す
概念図である。 主要部分の符号の説明 １００　　、　　。 １０１　　、　　。 １０２　　、　　。 ２００　　、　　。 ２１０．２２０ ３００　　、　　。 ４００　　、　　。 ８００　　、　　。 ＣＬＩ　　、　　。 ＰＤ、、。 ＲＡＤ　　、　　。 ＲＤ、、。 ＴＤ、、。 ＷＡＤ　　、　　。 ＷＲ，、。 、パケット組立メモリ 、メモリＣＴＬ 、速度変換バッファ 、入力線 ０．出力線 、ライトアドレスカウンタ 、リードアドレスカウンタ 、セレクタ 、同期クロック 、パケット同期信号 、リードアドレス 、リードクロック 、時分割データ 、ライトアドレス 、ライトクロック

Claims (1)

1. 【特許請求の範囲】 １、入力データを一旦蓄積し、所定の形態のパケットに
   組み立てて、組み立てたパケット毎に伝送路に送出する
   パケット組立方法において、入力データをデータ入力速
   度に同期して１タイムスロットずつ所定の番地に書き込
   み、 １タイムスロット分のデータを書き込む毎に、書込速度
   と同速度にて、書き込んだデータから所定の距離離れた
   番地の１タイムスロット分のデータを読み出し、 読み出した１タイムスロット毎のデータを順次蓄積して
   、蓄積したデータが所定の量のタイムスロットに達した
   際に、このデータをパケットとしてデータ入力速度より
   高速の所定の速度で伝送路に送出することを特徴とする
   パケット組立方法。 ２、入力データを一旦蓄積し、所定の形態のパケットに
   組み立てて、組み立てたパケット毎に伝送路に送出する
   パケット組立装置において、入力データをタイムスロッ
   ト毎に所定の番地に順次蓄積するデータ蓄積手段と、 該データ蓄積手段に入力データをその入力速度に同期し
   てタイムスロット単位に書き込ませるための書込制御信
   号を送出する書込制御手段と、前記データ蓄積手段に蓄
   積したデータを読み出すための読出制御信号を送出する
   読出制御手段であって、前記書込制御手段から送出され
   る１タイムスロット分の書込制御信号に続いて、該書込
   制御信号と同一速度にて読出制御信号を送出する読出制
   御手段と、 前記データ蓄積手段から読み出されたタイムスロット毎
   のデータを順次蓄積して所定の量のタイムスロットを蓄
   積した際に、該蓄積したデータをパケットとして、入力
   データの速度より高速の所定の速度にて伝送路に送出す
   る速度変換手段とを備えてなることを特徴とするパケッ
   ト組立装置。