JPS63303592A - 共用回線装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は加入者局、広帯域集線装置及び中央広帯域交換
機を有するＢ−ＩＳＤＮ交換機交換共用回線装置に関す
るものである。

大型時分割交換装置は、しばしば中央交換網及びその人
／出力端子に接続された一連のいわゆる集線装置によっ
て構成する。申込まれたトラヒックの集中を行う共用回
線装置である。集線装置に接続された加入者局に対して
は平均損失は零とならない。集線装置及び交換装置間の
接続ラインの数は、集線装置に接続された加入者局によ
って申込まれたトラヒックの処理が左程影響を受けない
ように決めることができる。実際上、これは、集線装置
に接続すべき加入者局の数をある制限以上としてはなら
ないことを意味する。

集線装置を経て接続される加入者局に対しては、種々の
トラヒック量を有するラインにより集線装置の配線を行
うことは動作条件に悪影響を与える点で不利である。従
って、交換装置を特にＢ−ＩＳＤＮ交換機において狭帯
域及び広帯域部分に分割するシステム構体が提案されて
いる。これら両帯域部分は挿入された集線装置を有する
中央交換機により構成される。交換装置には共通の制御
装置を設け、これにより調整兼制御情報を関連するイン
ターフェース回路を経て集線装置に供給する。

“電気通信技術”　（Ｎａｃｈｒｉｃｈｔｅｎｔｅｃｈ
ｎｉｋ−Ｅｌｅｋｔｒｏｎｉｋ）、１９８５年、第２巻
、第４３及び４４頁から、狭帯域チャネルのスルースイ
ツチング用の分散制御を有するモジコラ構体のデジタル
交換機は既知である。デジタル交換機は種々の用途に対
し種々の型のモジュール、例えば、トランシットモジュ
ール及び集線装置モジュールを有する。これら共用回線
装置によって時分割モードで作動する中央バスを経て相
互通信し、通信データをリンクメモリの原理に従ってモ
ジュール間で伝送すると共に音声通信のフレームワーク
でのプロセスデータをプロセスバスヲ経て並列モードで
個別のタイムスロットに伝送する。

集線装置モジュールは、集線段、マイクロコンピュータ
制御、インターフェースユニット、時間一方間性カプラ
及びバスインターフェースを有する。

Ｂ−ＩＳＤＮ交換機を経るかかるシステム構体の伝送は
集線装置において極めて高価である。その理由は特に集
線装置が、時分割モードで作動するバスシステムを経て
接続（結線）を交換する相互通信すべき個別のマイクロ
コンピュータ制御装置を有しているからである。

これがため、Ｈ１交換につき前述したように、例えば１
０２４個の２Ｍビット／秒のチャネルの中央広帯域交換
網を設け、これに１６個までの広帯域集線装置を接続し
得るようにする。

広帯域集線装置は内部交換には同等影響を与えない。即
ち、中央広帯域交換網を用いる事なく加入者の結線され
た群間を交換することはできない。

ハイウェイＨ１（Ｈ２）を経て広帯域集線装置に到達す
る総てのデータは再びハイウェイＨ２（Ｈｌ）を経て流
出する。

ハイウェイＨは双方向多重結線とし、これを経てその都
度Ｎチャネルを伝送し得るようにする。

例えば、中央広帯域交換網及び広帯域集線装置間の結線
の伝送速度は１７．４０８ＭＨｚのワードクロックで１
３９．２６４Ｍビット／秒とする。これは各々が２．０
４８Ｍビット／秒の６８タイムス口・ノドの多重フレー
ムに等しいが、上述した例では６４タイムスロツトのみ
を交換し得るようにする。残りの４タイムスロツトは特
定の目的の制御インターフェース回路を経て到達する。

例えば加入者群の回線の多重フレームは３４タイムスロ
ツトを有する。これらタイムスロットからの４個のＨｌ
チャネルを広帯域で各加入者に割当て、１／８個のＨ１
チャネル（２５６ｋビット／秒に等しい）を狭帯域で加
入者に割当てる。２つのシステムのクロック同期は１つ
の共通りロックを経て行い、狭帯域データチャネル及び
広帯域データチャネルの交換は完全に離間して行う。

前述したシステム構体では各集線装置はその都度８つの
加入者よりなる一群に割当てられる１６個の集線装置時
間一段モジュールを具える。ドイツ国公開ＤＥ−Ｏ３３
３５３７４５１号明細書かう既知の（４，２）コンセプ
トによれば、４個のデータビットをタイムスロット当た
り並列、かつ、双方向に伝送する。

各集線装置時間一段モジュールには４個の双方向時間一
段を設けて３４の２Ｍビット／秒チャネルを交換し、こ
れにより上述したシステム構体で１群の８”（４Ｈ１）
チャネル（及び狭帯域チャネルを束ねる２つの２Ｍビッ
ト／秒チャネル）を時分割多重フレームで有効となる６
８個のチャネルに交換し得るようにする。

本発明の目的は分散サービスを加入者の方向に行い得る
ようにした共用回線装置を提供せんとするにある。

又、本発明の他の目的は作動中共用回線装置をモニタす
ると共に各集線装置時間一段モジュールの４個の双方向
時間一段のクロック同期を確実に行い得るようにした共
用回線装置を提供せんとするにある。

本発明は加入者局、広帯域集線装置及び中央広帯域交換
機を有するＢ−ＩＳＤＮ交換機交換共用回線装置におい
て、内部バスシステムとこれに接続された中央広帯域交
換網を有するインターフェイスを経て相互通信されるモ
ジュラ構体の広帯域集線装置を具えることを特徴とする
。

本発明共用回線装置によれば、中央広帯域交換網から到
来するデータ信号のようなピットクロック及びフレーム
クロックをインターフェース回路によって極めて簡単に
処理し得る利点を有する。

又、本発明によれば、広帯域集線装置のモジュール構体
により準備作動が既に行われているため、モジュールの
１つが故障しても、これを簡単かつ迅速に交換すること
ができる。内部バスシステムを直列バスとして配列する
場合には、この直列バスを対称配置として雑音を抑圧す
ることができ、回線の数を少なくすることができる。

本発明の他の例では、集線装置モジュールには２つのメ
モリバンクを設け、これらメモリバンクを直−並列変換
器又は並−直列変換器をそれぞれ経てバスシステムに接
続すると共にこれによりＨｌインターフェース回路を経
て加入前群回路に相互通信し、しかも、各フレーム周期
中、前記メモリバンクの一方のみにデータを書込むと共
に他方のメモリバンクからデータを読出し得るようにす
る。

この場合には、中央広帯域交換網から到来するデータを
分散サービスによって複数の加入者に交換することがで
きる他の利点を有する。更に、速度を簡単に高め得るこ
とができる利点も有する。現在の標準メモリバンクは高
データ伝送速度でのメモリバンクによる時分割交換に不
十分なほぼ１４ｎｓの最小アクセス時間を有する。

本発明の他の例では、前記メモリバンクを２個の二重メ
モリバンクとし得るようにする。これがため、信頼性を
高めることができる。

又、本発明の他の例では、前記バスシステムから到来す
るデータを計数アドレス指定モードで一方のメモリバン
クに書込むと共に整数ファクタにより減少したクロック
によって集線装置モジュールに配列された制御回路によ
りアドレス指定モードで行い得るようにする。この場合
には分散スイッチの機能を達成するために必要とする回
路数を少なくすると共にその設計を簡単とすることがで
きる。

更に、本発明の他の例では、前記集線装置モジュールに
はバスアクセス回路を配列し、これによりｚｉ装置モジ
ュールの前記バスシステムへのアクセスを制御し得るよ
うにする。この場合には複数ノｆｆｉ線装置モジュール
が内部バスシステムに同時にアクセスするのを防止する
ことができる。

本発明の更に他の例では、集線装置モジュールにはルー
プ回路を配列し、これにより２個のメモリバンクに接続
されたスイッチを制御し得るようにする。これがため中
央広帯域交換網から到来するデータを交換して戻し、作
動中共用回線装置の遠隔制御されたモニタを実行するこ
とができる。

本発明の他の例では、エラスチックストアをＨ１インタ
ーフェース回路及びスイッチに接続し得るようにする。

これがため接続回線の長さが異なっても中央広帯域交換
網及び広帯域集線装置間で双方向に流れるデータのフレ
ーム同期を簡単に行うことができる。

本発明の更に他の例では、時間チャネルが占有されない
場合には自由信号を加入前群回路の方向に伝送し得るよ
うにする。この場合には光学的通信技術を用いることも
できる。回線変動の光導体モニタは自由信号を伝送する
ことによって行うことができる。

本発明の更に他の例では、メモリバンク間に遅延素子を
挿入し得るようにする。かように、２つのメモリバンク
間に遅延素子を挿入する場合には既に交換されたデータ
の妨害が、他の交換作動中に生じ得ないようにすること
ができる。

更に、本発明の他の例では、既知の（ｎ、ｋ）コンセン
トに従ってにインターフェース回路及びに内部バスシス
テムを具えるようにする。この場合には中央広帯域交換
網及び広帯域集線装置間の伝送路が保護され、エラーを
簡単に補正することができる。広帯域集線装置に（ｎ、
ｋ）コンセントが適用されるため、故障した集線装置を
補修のために共用回線装置をスイッチオフする必要な（
交換することができる。

更に、本発明の他の例では、内部バスシステムにはクロ
ック同期回路を接続し、この回路には自走オン・オフ発
振器及びこれに接続されたゲート回路並びにトリが回路
を設けるようにする。これがため、採用する（ｎ、ｋ）
コンセントによって正確なりロック同期を簡単に行うこ
とができる。

図面にづき本発明を説明する。

第１図に示すＢ−ＩＳＤＮ交換機の構体では広帯域集線
装置に当たり、ただ１個のハイウェイＨ２のみが存在す
るものとする。本発明共用回線装置は次に示す特徴を有
する。

０Ｍ個のハイウェイＨ１（Ｍ＝１６）を接続することが
できる。

ＯハイウェイＨ１のタイムスロットの数Ｎｌをハイウェ
イＨ２（Ｎ　ｌ＝　３４；Ｎ　２＝　６８）のタイムス
ロットの数Ｎ２の約数（整数）とする。

Ｏ双方向接続の双方向に対し同一のタイムスロットを用
いる広帯域集線装置Ｋによって前記接続を分割してハイ
ウェイＨ１（Ｈ２）を経て到来するデータをソースにル
ープバックし得るようにする。

０ハイウエイＨ２を経て到来するチャネルを分散交換に
よって総てのハイウェイの複数のチャネルに交換し得る
ようにする。

０非交換チヤネルでは加入者によって特定の自由信号を
受ける。

Ｏ広帯域集線装置にはモジュラ構体及び個別のハイウェ
イＨ１に割当てられたＭ個の集線装置モジュールＣを設
ける。

Ｏ広帯域集線装置Ｋには（４，２）コンセプトに従って
容易に故障−余裕を設けるようにする。

第１図に示す構体には特に交換機内の配置は示さない。

その理由はこれら配置が本発明を理解するうえで必要な
いからである。しかし、トランク接続の方向では中央広
帯域交換網Ｚのみを示し、加入者の方向では加入前群回
路ＴＧを示す。

第２図は本発明広帯域集線装置にの１例を示す。

この広帯域集線装置には同一構成のＭ個の集線装置モジ
ュールＣ及び１個のインターフェース回路Ｈ２ｉを具え
る。インターフェース回路Ｈ２ｉによってハイウェイＨ
２及び内部バスシステムＲ８間のインターフェースを構
成し、この内部バスシステムのラインを経て、フレーム
クロックＲＴ、ビットクロックＢＴ、データ入力ＤＥ及
びデータ出力ＤＡを処理し得るようにする。集線装置モ
ジュールＣは、これによりハイウェイＨ１を作動させる
と共にモジュラ技術の観点からプリント回路板として構
成するのが好適である。この場合には広帯域集線装置に
は裏壁配線及びＭ＋１個以上のプラグ−イン位置を有子
るスライド−インユニットで構成する。内部バスシステ
ムＲＢ及びハイウェイＨ１に夫々接続されたインターフ
ェースを８１及びＳ。

で示す。

集線装置モジュールＣの機能を第３図によって以下に説
明する。上述した例では集線装置モジュールＣはインタ
ーフェースＳ８、Ｓ、及び制御インターフェースＳ３を
具え、中央広帯域交換網Ｚから到来する調整情報を受信
し得るようにする。

従って、データは、インターフェースＳ、からＳ。

にメモリバンクＡを経て転送されると共にメモリバンク
Ｂを経て逆方向に転送される。メモリバンクＡ及びＢを
２重配列とし、各フレームクロックで変化して夫々メモ
リバンクＡ及びＢの１部分のみを書込み、他の部分のみ
を読出し得るようにする。これがため、書込み及び読出
しクロック（Ｎ、：Ｎ、の不所望な比により決まる）に
よって記憶セルへのアクセスを同時に読出し及び書込む
ことを防止する。インターフェース５ｌ（Ｎｆｆｉ、例
えば、６８タイムスロツト（代表的には）８ビツト）か
ら到来するデータは、カウンタアドレス指定されたモー
ドで書込み、かつ、集線装置モジュールＣに配列された
制御回路ＳＴによりファクタＮ　ｔ／　Ｎ　ｌで除算さ
れたクロックによってアドレス指定されたモードで読出
すようにする。

到来データはメモリバンクＡに一時的に記憶されるため
、上述したように達成されたインターフェースＳＩから
インターフェースＳ、の方向におけるスイッチング機能
によって分散交換を行うようにする。即ち、同一の記憶
内容を制御回路ＳＴに従って繰り返し読出し得るように
する。逆の方向では、即ち、インターフェースＳ、から
インターフェースＳ１には、カウンタアドレス指定モー
ドで、何が制御回路によりあらかじめアドレス指定され
、かつ、書込まれたかを読出すようにする。制御回路Ｓ
Ｔにより同一の制御内容で２個のメモリバンクＡ及びＢ
をアドレス指定するため、双方同接続の双方向に対し同
一のタイムスロット数の対が生じるようになる。

複数の集線装置モジニールＣが内部バスシステＡＲＢに
アクセスするため、１つのモジュールＣの交換されたメ
モリ位置がパスラインＤＡを経て生じるようになる。こ
の目的のため、バスアクセス回路Ｂ−８Ｅを集線装置モ
ジュールＣに配列し、この回路内に論理“１”−レベル
の信号を関連するメモリ位置（タイムスロット）に入れ
るようにする。

スイッチング作動には用いず、双方向でない分散スイッ
チング接続も含むメモリ位置をバスアクセス回路Ｂ−３
Ｈによって論理“０”レベルとする。

到来タイムスロットの１つ、例えば、アドレス０のタイ
ムスロットは自由信号を有する。この自由信号は、分散
交換の状態で、確立された接続の全部に対し加入者に伝
送する。これがため、加入者に対する“空”（情報のな
い）チャネルは存在しな（なり、特に光学導体を用いる
場合にはラインの変動を容易に識別することができる。

更に、集線装置モジュールＣには２個のメモリバンクＡ
及びＢに接続されたスイッチＳを制御するループ回路５
−ＯＥを設ける。このループ回路５−ＯＲによって、ス
イッチＳを各交換されたタイムスロットに対し２つの位
置のうちの１方に位置させることができる。： Ｏスルースイツチング、即チ、インターフェースＳ。

からインターフェースＳ、への方向の接続。

Ｏ接続の開放及び関連するソースへのデータのループバ
ック。

データがループバックされる場合には、メモリバンクＡ
の制御信号はスイッチＳを通るデータ通る同一量だけ遅
延する。この目的のため、メモリバンクＡ及び８間に遅
延素子■を挿入し、この遅延素子を１連のＤフリップフ
ロップで構成するのが好適である。スイッチＳにおける
フレームクロックの位相状態によっても他のスイッチ位
置（スルースイッチ）のインターフェースＳ、から到来
するデータを増大し得るようにする。この場合には、わ
ずか１フレームのバッファを必要とするだけである。

更に、データを出入するためには、集線装置モジュール
Ｃは中央広帯域交換網への接続ラインに、直−並列変換
器Ｓ／Ｐ及び並−直列変換器Ｐ／Ｓを設ける。制御イン
ターフェースＳ３を経て到来する集線装置モジュールＣ
の調整情報はクロック処理回路ＴＡに供給し、このクロ
ック処理回路には更にビットクロックＢＴ及びフレーム
クロックＲＴをも供給する。クロック処理回路ＴＡによ
って処理された信号を集線装置モジュールＣの個別の配
列に転送する。スイッチＳを制御するためにはループ回
路５−ＯＥ及びクロック処理回路ＴＡに接続された制御
装置ＳＳを集線装置モジュールＣに更に配列し得るよう
にする。かかる配置ではループ回路５−ＯＥをメモリと
して設計し、このメモリに制御インターフェースＳ３及
びクロック処理回路ＴＡを経て到来する信号を記憶する
。

第４図は集線装置モジュールＣの他の例を示しこの際ス
イッチング配置と同様に、既知の（４，２）コンセント
に従って集線装置モジュールＣを保護し得るようにする
。本例では、中央広帯域交換網及びハイウェイＨ２は４
個の個別の故障ユニットをもって構成する。これがため
、この場合集線装置モジュールＣは４個の変形インター
フェース回路Ｈ２ｉ及び４個の内部バスシステムＲＢを
具え、これに４個の双方向時間一段Ｔを接続する。４個
の時間一段Ｔは（４，２）コンセントに従って並列に配
列する。復号化はデータ交換の後に行う。

前述したように、集線装置時間段Ｔは全部で６８のタイ
ムスロットに到達し得るが、そのうちの６４タイムスロ
ツトは中央広帯域交換網Ｚで交換することができる。こ
れがため、４つの自由なタイムスロットのうちの１つは
中央に発生した自由な信号を任意の加入者に転送し、か
つ、交換することができる。特定のタイムスロットによ
ってデータ流の形態の調整情報、好適には、論理“０”
−レベルを表す論理“０−レベルを４回及び論理“１−
レベルを表す論理“１−レベルを４回夫々搬送する。か
ようにして前記（４，２）コンセントに従って全部で４
つの（４，２）プレートに対し均一なデータ表示を行う
ことができる。

全部で４つの集線装置時間一段Ｔの夫々のピットクロッ
クＢＴ、ワードクロック及びフレームクロックＲＴから
個別の決定回路Ｅｌ、Ｅ２によって多数決を取出し、′
平均”クロックとして加入前群回路Ｔに交換し得るよう
にする。この目的のため、特定の信号ＳＥＩに交換され
ないタイムスロットを設け、空間分割交換網を交換して
データのスルースイツチングを割込むか又はテストルー
プを形成し得るようにする。空間分割交換網の関連する
制御配置を第４図にＳＳＣで示す。この空間分割交換網
はフレームクロックにより制御され、広帯域データ流か
ら加入者群のラインでタイムスロット０　（ＩＳＤＥＮ
−ＮＢデータ）及びタイムスロット１（可能な分散サー
ビス）を分離する。その作動に関しては、空間分割交換
網ＲはスイッチＳ（第３図）と等価であると見なすこと
ができる。他のスイッチ位置（図面には示さない）では
（４，２）エラー復号器のエラー計数位置は評価されて
未使用タイムスロットＯ及び１で中央広帯域交換網Ｚに
戻すことができる。フレーム位相でのデータ流はＤフリ
ップフロップＤ−ＦＦによって遅延素子■に適応させる
（伝搬遅延の蓄積減少）。上述した所から明らかなよう
に、集線装置時間段Ｔは第３図につき説明した所と同様
に集線装置モジュールＣと殆ど同様の構成とする必要が
あるがその相違点は次に示す通りである。

０（４，２）コンセントに従って設けられたメモリバン
クは（８ビツトの代わりに）４ビツトの深さのみを有す
る。

Ｏ集線装置時間段ＴはインターフェースＳ、でなくイン
ターフェースＳ４で既に終了している（第３図参照）。

インターフェースＳ４では個別の符号器Ｃ及び復号器り
を挿入して保護された（４．２）区域を終了する。この
区域の外側では第４図に示す回路は第３図に示されるイ
ンターフェースＳ４及びＳ４間の回路に相当する。

（４，２）コンセントに従う集線装置にの配列では、４
個のインターフェース回路■２１を必要とする。

これらインターフェース回路によって４つのバスシステ
ムＲＢのうちの１つ及び４つの“サブ−ハイウェイ”８
２間にインターフェースを構成する。

集線装置時間段Ｔは正確に同期させて符号器Ｃ及び復号
器りをその機能に関してエラーな（作動させる必要があ
る。この目的のため、４つのインターフェース回路ｔ１
２　ｉには同期フレームクロックＲＴ及び同期ピットク
ロツタＢＴに関するバスシステムＲＢを設ける必要があ
る。

４つの到来クロックから１このクロックを発生すると共
に１つの到来クロックの消失を許容する回路を第５図に
つき説明する。クロック同期回路は関連するゲート及び
トリガ回路を有する自走オン・オフ発振器０を具える。

７０ＭＨｚで自走するオン・オフ発振器Ｏは１つのゲー
ト及び可調整遅延線（７ｎｓの遅延を有する）により構
成する。かようにして、最適の周波数を、４重のワード
クロック（例えば、　６９．６３２Ｍ）Ｉｚ）よりも僅
かだけ高くなるようにセットすることができる。これが
ため、発生した４つのクロックパルスは端部において僅
かなブランキングインターバルで１つのワードクロック
に正確に整合させることが確実にできるが、これはデー
タ処理には回答影響を与えない。

上記発振器０は各々が１つのインターフェース回路Ｈ２
ｉ（プレート）によりトリガされる４つの７リツプフロ
ツプＦＦのうちの１つによってスタートする。これらの
トリガ信号は４つのインターフェースＨ２ｉ全部の内部
バスシステムＲＢを経て供給され、クロック結合用のド
ローインブリッジは各インターフェース回路Ｈ２ｉに対
し異なって選択することができる。

インターフェース回路Ｈ２ｉの最初の到来クロックによ
って前記発振器０をスタートさせる。ピットシーケンス
１０１１が供給されるシフトレジスタＳＲを前記発振器
０及びフリップフロップＦＦのセット入力端子に接続す
る。ピットシーケンスをかように選定することにより４
つのフリップフロップＦＦを第２クロツクの後そのスタ
ート位置に戻し、従って次のクロック同期に対し準備し
得るようにする。３つのクロック後出力端子Ｑ５に論理
“０″−レベルの信号が現れる場合にはシフトレジスタ
ＳＲを再び第４クロツクのピットシーケンス１０１１で
ロードし、従って発振器０を再び停止する。

到来フレームクロックＲＴはフリップフロップＦＦのセ
ットパルスで一時的に記憶し、第１の７０ＭＨｚのクロ
ックで同期し、バスシステムＲＢに搬送する。発振器０
のスタートパルスは第１クロツクで一時的に記憶し再び
反転ワードクロックとして中央広帯域交換網Ｚに戻すよ
うにする。

【図面の簡単な説明】

第１図はＢ−ＩＳＤＮ交換機の構成を示すブロック図、
第２図は広帯域集線装置の構成の１例を示すブロック図
、 第３図は集線装置モジュールの構成の１例を示すブロッ
ク図、 第４図は（４，２）コンセントに従って配列された広帯
域集線装置の他の例を示すブロック図、第５図は本発明
共用回線装置でクロック同期を行う例を示すブロック図
である。 Ｃ・・・　集線装置モジュール Ｋ　・・・　広帯域集線装置 Ｈ２ｉ　　・・・　インターフェース回路ＲＢ　　・・
・　内部パスシステム Ｓ　、、Ｓ　、、Ｓ、、Ｓ４　・・・　インターフェー
スＨ１、Ｈ２・・・　ハイウェイ Ａ、　　Ｂ　　・・・　メモリバンク ＳＴ　　・・・　制御回路、　ＤＡ　　・・・　パスラ
インＢ−３Ｅ　　・・・　バスアクセス回路５−ＯＥ　
　・・・　ループ回路 ■　・・・　遅延線、　Ｓ　・・・　スイッチＴＡ　　
・・・　クロック処理回路 Ｔ　・・・　加入前群回路（双方向時間段）ＢＴ　　・
・・　ピットクロツタ ＲＴ　　・・−フレームクロック ＦＦ　　・・・　フリップフロップ ＳＲ・・・　シフトレジスタ ＳＳ　・・・　制御装置 特許出願人　　エヌ・ベー・フィリップス・フルーイラ
ンペンファブリケン

Claims (1)

1. 【特許請求の範囲】 １、加入者局、広帯域集線装置及び中央広帯域交換機を
   有するＢ−ＩＳＤＮ交換機用の共用回線装置において、
   内部バスシステム（ＲＢ）とこれに接続された中央広帯
   域交換網（Ｚ）を有するインターフェイス（Ｈ２ｉ）を
   経て相互通信されるモジュラ構体の広帯域集線装置（Ｋ
   ）を具えることを特徴とする共用回線装置。 ２、集線装置モジュール（Ｃ）には２つのメモリバンク
   （Ａ、Ｂ）を設け、これらメモリバンクを直−並列変換
   器（Ｓ／Ｐ）又は並−直列変換器（Ｐ／Ｓ）をそれぞれ
   経てバスシステム（ＲＢ）に接続すると共にこれにより
   Ｈ１インターフェース回路（ＨＩＳＳ）を経て加入者群
   回路（ＴＧ）に相互通信し、しかも、各フレーム周期中
   、前記メモリバンクの一方のみにデータを書込むと共に
   他方のメモリバンクからデータを読出すようにしたこと
   を特徴とする請求項１に記載の共用回線装置。 ３、前記メモリバンクを２個の二重メモリバンクとした
   ことを特徴とする請求項１に記載の共用回線装置。 ４、前記バスシステム（ＲＢ）から到来するデータを計
   数アドレス指定モードで一方のメモリバンク（Ａ）に書
   込むと共に整数ファクタにより減少したクロックによっ
   て集線装置モジュール（Ｃ）に配列された制御回路（Ｓ
   Ｔ）によりアドレス指定モードで行うようにしたことを
   特徴とする請求項２に記載の共用回線装置。 ５、前記集線装置モジュール（Ｃ）にはバスアクセス回
   路（Ｂ−ＳＥ）を配列し、これにより集線装置モジュー
   ル（Ｃ）の前記バスシステム（ＲＢ）へのアクセスを制
   御するようにしたことを特徴とする請求項１に記載の共
   用回線装置。 ６、集線装置モジュール（Ｃ）にはループ回路（Ｓ−Ｏ
   Ｅ）を配列し、これにより２個のメモリバンク（Ａ、Ｂ
   ）に接続されたスイッチ（Ｓ）を制御し得るようにした
   ことを特徴とする請求項１に記載の共用回線装置。 ７、エラスチックストア（ＥＳ）をＨ１インターフェー
   ス回路（Ｈ１ＳＳ）及びスイッチ（Ｓ）に接続するよう
   にしたことを特徴とする請求項１、２及び６に記載の共
   用回線装置。 ８、時間チャネルが占有されない場合には自由信号を加
   入前群回路（ＴＧ）の方向に伝送するようにしたことを
   特徴とする請求項７に記載の共用回線装置。 ９、メモリバンク（Ａ、Ｂ）間に遅延素子（Ｖ）を挿入
   するようにしたことを特徴とする請求項２又は６に記載
   の共用回線装置。 １０、一連のＤフリップフロップを遅延素子（Ｖ）とし
   て用いるようにしたことを特徴とする請求項９に記載の
   共用回線装置。 １１、既知の（ｎ、ｋ）コンセプトに従ってｋインター
   フェース回路（Ｈ２ｉ）及びに内部バスシステム（ＲＢ
   ）を具えるようにしたことを特徴とする請求項１に記載
   の共用回線装置。 １２、集線装置時間段（Ｔ）を設け、これを内部バスシ
   ステム（ＲＢ）に接続するようにしたことを特徴とする
   請求項１１に記載の共用回線装置。 １３、内部バスシステム（ＲＢ）にはクロック同期回路
   （ＴＳ）を接続し、この回路には自走オン・オフ発振器
   （Ｏ）及びこれに接続されたゲート回路並びにトリガ回
   路を設けるようにしたことを特徴とする請求項１２に記
   載の共用回線装置。 １４、前記発振器（Ｏ）には可調整遅延線を設けると共
   にこの発振器（Ｏ）を前記バスシステム（ＲＢ）に接続
   された４個のフリップフロップ（ＦＦ）のうちの１個に
   よってトリガするようにしたことを特徴とする請求項１
   ３に記載の共用回線装置。 １５、ビットシーケンス“１０１１”を供給するシフト
   レジスタ（ＳＲ）を前記発振器（Ｏ）及び前記フリップ
   フロップ（ＦＦ）のセット入力端子に接続するようにし
   たことを特徴とする請求項１４に記載の共用回線装置。