JPH0345941B2 - - Google Patents

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JPH0345941B2
JPH0345941B2 JP58077713A JP7771383A JPH0345941B2 JP H0345941 B2 JPH0345941 B2 JP H0345941B2 JP 58077713 A JP58077713 A JP 58077713A JP 7771383 A JP7771383 A JP 7771383A JP H0345941 B2 JPH0345941 B2 JP H0345941B2
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JP
Japan
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output terminal
delay
message
time slot
bits
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JP58077713A
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JPS58205347A (ja
Inventor
Gurima Jannkuroodo
Pando Berunaaru
Arubeeru Juuru Dabitsudo Gi
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Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
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Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPS58205347A publication Critical patent/JPS58205347A/ja
Publication of JPH0345941B2 publication Critical patent/JPH0345941B2/ja
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42—Loop networks
    • H04L12/427—Loop networks with decentralised control
    • H04L12/43—Loop networks with decentralised control with synchronous transmission, e.g. time division multiplex [TDM], slotted rings
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1623—Plesiochronous digital hierarchy [PDH]
    • H04J3/1647—Subrate or multislot multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割多重化された情報（time
division multiplexed information）が、循環す
るマルチフレーム（multiframe又はmultiplex
frame）を形成するように配列されており、該マ
ルチフレームの各々は複数のフレームを持ち、該
フレームの各々は、複数のメツセージ時間スロツ
ト（message time slots）と、それよりは少な
いがやはり複数の非メツセージ時間スロツト
（nonmessagetime slots）とを特ち、高速チヤネ
ル（fast channel又はfast−rate channel）が、
上記フレームの各々内の対応するメツセージ時間
スロツトにより構成され、低速チヤネル（slow
channel又はslow−ratechannel）が、上記複数
のフレームより数では少ない多数の継続的なフレ
ーム（ａ multiplicity of consecutive frames）
内の対応する非メツセージ時間スロツトにより構
成され、さらにまた、その各々が上記フレームの
１つの中にある時間スロツトの全数に等しい数の
メモリ位置を持つところの複数のメモリ・セツト
（ａ plurality of memory sets）と、メツセー
ジ・ビツト及び非メツセージ・ビツトを、上記フ
レームの１つに係わる入つて来た（incoming）
メツセージ時間スロツト及び非メツセージ時間ス
ロツトから、上記メモリ・セツトの１つ内の対応
するメモリ位置に書き込むための書き込み手段
と、読み出されたビツトを供給するための読み出
し出力端子を持つところの、上述のようにして記
憶されているメツセージ・ビツト及び非メツセー
ジ・ビツトを逐次読み出す読み出し回路手段とを
有して成る、入つて来る（incoming）時分割多
重化された情報から得られるところの出て行く
（outgoing）時分割多重化された情報を送信する
ための情報再配列装置に間するものである。
〔従来の技術〕
この種装置に関しては、フランス国特許第
2165182号（特開昭48−71816号に対応）に記載さ
れ、特に該特許の第４図及びこれに関する記述に
より公知である。この装置では、メモリのセツト
（組）は２つのグループで形成され、その１つは
高速チヤネルからの情報を記憶させようというメ
モリ群であり、もう一方は低高速チヤネルからの
情報を記憶させようというメモリ群であつて、こ
れら両グループの書き込み回路及び読み出し回路
は別々の回路になつている。
〔解決すべき課題〕
本発明の目的は、上述の先行技術を改良するこ
とであり、改良とは回路を簡単化することであ
る。
〔課題解決の手段〕
この目的を達成するため、本発明では上述の装
置が、上記読み出し回路手段の上記出力端子に結
合する遅延入力点と、遅延出力端子とを持つとこ
ろの、上記読み出し出力端子にある低速チヤネ
ル・ビツトを予め定められた時間周期だけ遅延さ
せ、こうして遅延した低速チヤネル・ビツトを上
記遅延出力端子に供給するための遅延手段を有
し、上記遅延出力端子に結合する１番目の入力点
と、２番目の入力点と、制御入力点と、上記出て
行く多重化された情報を供給する組合せ出力点と
持つ組合せ手段を有し、上記読み出し出力端子を
上記組合せ手段の２番目の入力点に直接結合する
手段を有し、かつ、、上記出て行く多重化された
情報の非メツセージ時間スロツトの間に、上記遅
延出力端子を上記組合せ出力点に接続するた、及
び上記出て行く多重化された情報のメツセージ時
間スロツトの間に、上記遅延出力端子を上記２番
目の入力点に接続するための、上記組合せ手段に
結合する制御手段を有することを特徴とする。
〔実施例〕
以下、図面により本発明を詳細に説明する。
第１図は、２つのチヤネル出力を持つマルチフ
レームの構成を示すものであつて、２つのチヤネ
ルのうちの１つは高速チヤネルであり、１つは低
速チヤネルである。
高速チヤネルを形成するのは、別々のフレーム
TR０，TR１，……，TR２０４７の中に配列さ
れた時間スロツト１０，１１，１２，…，１２４
７である。これらの時間スロツトの各々は、１ビ
ツト（bit又はbinary element）を持つているも
のとする。
低速チヤネルを形成するのは、フレームの終わ
りの方、周期1247の後に位置する時間スロツト
（複数）であつて、これらの時間スロツトＳは８
ビツトを持ち、時間間隔IT２４８からIT２５５
までを与えられており、それについてこれから説
明する。低速チヤネルCS０は、TR０，TR１，
…，TR６の各フレームにあるスロツトＳにより
形成され、低速チヤネルCS１は、TR８，TR９，
…，TR１４の各フレームにあるスロツトＳによ
り形成され、等々…以下これに準ずる。TR７，
TR１５，…，TR２０４７の各フレームにある
スロツト７Ｓはフレーム・コードＴを持ち、これ
は時間間隔Ｉ０，Ｉ１，Ｉ２，…を定義するのに
用いられる。TR２０４０からTR２０４６まで
の各フレームにあるスロツトＳ（すなわちチヤネ
ルCS２５５）はマルチフレーム・コード（コ
ードＴの補数）を持ち、これにより別々のチヤネ
ルCS０，CS１，…，CS２５５それぞれナンバー
を割り当てられるようにする。
情報再配列装置を有するループ状の電気通信シ
ステムを示す第２図では、情報再配列装置に引用
番号１が付されている。装置１は、上記フランス
国特許第2165182号に記載されているタイプの該
ループ状の電気通信システムに含まれている。こ
のシステムでは、別々のユニツト２，３，４，
５，６の間で情報の相互交換ができる。これらの
ユニツトはライン１０により相相互に結合され、
該ライン１０を介して情報は矢印の方向に伝送さ
れる。引用番号１１は装置１の出力点を示し、出
て行く多重化情報（outgoing multiplex
infomation）はここに現れる。引用番号１２は
入つて来る（incoming）多重化情報の入力点を
示す。
第３図は、本発明による第２図の装置の更に詳
細を示すもので、ライン１０は入力点１２と出力
点１１に接続されている。クロツク回路２０が端
子１２に出現する情報の速度（rate of the
information）を復元して、その信号を同期回路
２１に与え、そこではフレームＴ及びマルチフレ
ームの種々のコードを検出して、入つて来た多
重化情報をメモリのグループＭ０，Ｍ１，…，Ｍ
７に書き込むことを許すように、それらの信号を
処理する。これらのメモリＭ０，Ｍ１，…，Ｍ７
はそれぞれ、その各々が入力点１２に接続する入
力点Ｅ０，Ｅ１，…，Ｅ７と、切換えスイツチ２
５を介して該メモリ・グループの出力点SMに接
続する出力点Ｓ０，Ｓ１，…Ｓ７とを持ち、また
回路２１に接続する書き込み制御入力点Ｗ０，Ｗ
１，…，Ｗ７及びアドレス・コードＡ０，Ａ１，
…，Ａ７用の入力点を持つ。
出て行く多重化情報の速度を定に固定するため
に水晶発振器３０が設けれら、それに続いてクロ
ツク信号生成回路３１がある。このクロツク信号
生成回路３１はメモリMO，Ｍ１，…，Ｍ７を読
み出すのに使われる種々の信号を生成する。本実
施例では、各メモリは１フレームすなわち256ビ
ツトを記録するのをその目的とする。回路２１の
出力点に結合する１番目のワイヤＡ２１が、入つ
て来る多重化情報の２進速度（binary rate）で
展開される２５６を法とする（modulo−256）２
進数を伝達する。ワイヤＡ２１及びＡ３１を通し
て伝達されるこれらのコードはメモリMO乃至Ｍ
７用のアドレスコードとして使用される。切換え
スイツチCA０，CA１，…，CA７は、ワイヤＡ
２１又はＡ３１のアドレスコードのどれが入力点
Ａ０，Ａ１，…，Ａ７に与えられるかを決定す
る。これらの切換えスイツチのポジシヨン制御信
号はメモリの書き込み制御と対になつているの
で、ワイヤＡ２１がメモリのアドレスコード用入
力点に結合している時は該メモリが書き込みポジ
シヨンに調整される。２番目のワイヤＢ２１は制
御入力点Ｗ０，Ｗ１，…，Ｗ７にそれぞれ接続し
ている。回路３１の出力点に結合する２番目のワ
イヤＢ３１は、読み出しモードでメモリの選択を
許すので、その目的のために切換えスイツチ２５
の制御部に結合している。コード比較器５０が、
ワイヤＢ２１及びＢ３１に存在するコードを比較
し、それらが同一である時は回路３１がワイヤ３
１上のコードの展開を阻止するように働く。
遅延エレメント５５は16384（＝214）ビツトの
遅延を生成するもので、これが出力点SMに接続
されている。切換えスイツチ６０が１番目のポジ
シヨンにある時は、出て行く多重化情報中のチヤ
ネルＩの情報が端子１１に伝達されることを可能
ならしめ、そのとき端子１１は出力点SMに結合
している。またこの切換えスイツチ６０が２番目
のポジシヨンにある時には、該多重化情報中のコ
ードＴ及びコードを持つチヤネルCSの情報が
端子１１に伝達されることを可能ならしめ、その
とき端子１１は遅延エレメント５５の出力点に結
合している。
低速チヤネルが一旦読み出された後で、出て行
く多重化情報の対応する時間スロツトへこれを再
び挿入する前に、遅延を与えることが当然必要と
なる。これが遅延エレメント５５の機能であつ
て、該遅延エレメント５５によつて正確に１マル
チフレームに相当する遅延が設けられるのであ
る。切換えスイツチ手段６０は、クロツク信号生
成回路３１から与えられる信号により制御され
る。
次に、第４図及び第５図を引用て、本発明の装
置の動作の説明を更に続ける。
出て行く多重化情報が第４図の行ａに示されて
いる。以下、メモリＭ０乃至Ｍ７にそれぞれ記録
されている８つの継続的な（consecutive）フレ
ームRT０，RT１，…，RT７について説明する
ことになるので、これに対応して説明は８つの継
続的なフレームET０，ET１，…，ET７につい
てのみ為されるものとする。情報再配列の動作
は、フレームRT０に入れてある情報をフレーム
ET０に収容し、フレームRT１に入れてある情
報をフレームET１に収容し、…等々、とするこ
とにより形成される。
前に述べたように、フレームRT０はメモリ
MOに記録されるのであるが、そうするために
は、書き込み制御Ｗ０が活動状態（activated）
になつてワイヤＡ２１上のコードが入力点Ａ０に
与えられる（第４図の行ｃ参照）、その次にはフ
レームRT１がメモリＭ１に記録され（第４図の
行ｄ参照）、……等々以下同様にフレームRT７
（第４図の行ｅ参照）に至るのである。フレーム
ET０を送信しようとする時には、フレームRT
０の情報が入つているメモリＭ０が読み出される
ことになり、以下その他のフレームについても同
様の手順が実行される。
第５図には、チヤネルCSを形成するそれぞれ
異なる８ビツトのバイト（eight−bit bytes）
が、パルスの形で示されている。図中の黒いパル
スは、フレーム・コード又はマルチフレーム・コ
ードの規準８ビツト・バイトを表している。第５
図の行ａは送信された多重化情報を表し、行ｂは
受信された多重化情報を表し、行ｃは出力点SM
での多重化情報を表している。この出力点SMで
の多重化情報は、送信されようとしている多重化
情報に係わる８フレームに亙つてシフトされる。
情報が適正な番号のチヤネルに対応することを保
証するために、チヤネルCSiの８ビツト・バイト
は、16384ビツトに等しい時間周期中にシフトさ
れなければならない。
第６図は、遅延エレメント５５の実施例の詳細
を示すものである。遅延は主としてシフトレジス
タ７５によつて与えられる。該シフトレジスタ７
５は、その入力点が出力点SMに結合し、その出
力点がメモリ８０のデータ入力点に結合してい
る。メモリ８０は、その各々が１ビツトの16384
語で構成されており、これらの語のアドレスAA
(i)は、モジユール“16384”計数器（module
“16384”−counter）85により生成される。メモリ
８０の出力点はシフトレジスタ９０の入力点に結
合し、シフトレジスタ９０の出力点は切換えスイ
ツチ６０に結合する。これらのシフトレジスタ７
５及びシフトレジスタ９０のシフト動作は、それ
ぞれワイヤWH及びワイヤRHを通して伝送され
る信号によつて制御され、メモリ８０を書き込み
モード又は読み出しモードに設定することはワイ
ヤWRR上を伝送される信号によつて制御され
る。計数器８５を前進させることは回路３１によ
つて制御され、ワイヤWRR及びワイヤWHは該
回路３１に接続している。
次に、この遅延エレメントがどのようにして動
作するかを、最初に第７図を引用して説明する。
第７図の行ａでは、異なるフレームを構築する
異なる時間間隔Ｉが示される。但し図を見やすく
するためにこの文字Ｉを図中では省略し、番号の
みが記してある。時間間隔１２４８から１２５５
まではフレームTRjに属し、また、０から34まで
の番号を付けた時間間隔はフレームTR（ｊ＋１）
に属している。これらのフレームは端子SMの領
域内にあるものと考える。第７図の行ｂは、ワイ
ヤWH上を伝送される信号の形状を示す。この信
号の上昇縁（ascending edge）すわなわＦ１，
Ｆ２，…，Ｆ８のみが活動的（active）であつ
て、それらが、時間間隔１２４８，１２４９，
…，１２５５に入つて２進数（ビツト）レジスタ
７５に記録することを可能ならしめるので、メモ
リ８０の入力点で縁Ｆ８の後に続くビツトは、時
間間隔１２４８に属するビツトである（第７図の
行ｃ参照）。このビツトは、ワイヤWRR上の信
号の値が“０”となつた時（第７図の行ｅの点Ｌ
０）、計数器８５により生成されるアドレスAA
(i)に記録される（第７図の行ｄ参照）。この記録
動作の前に、アドレスAA(i)により定義される同
じ位置にあつた先行ビツトが、ワイヤRHを通つ
て伝送される信号の上昇縁Ｆ１０でシフトレジス
タ９０に与えられる。このビツトは計数器８５が
前回アドレスAA(i)を生成したとき記録されたも
のであつて、フレームTR（ｊ＋１−2040）すな
わちTR（ｊ−2039）の時間間隔に入つていたも
のである。TR（ｊ−2040）の時間間隔Ｉ２４８
からＩ２５５までのビツト（第７図の行ｇ参照）
は、以前にワイヤRH上に存在する信号の上昇縁
Ｆ１０に続いて存在していた上昇縁Ｆ１１からＦ
１８までの間に伝送される（第７図の行ｆ参照）。
一方では上昇縁Ｆ１からＦ８までが、又もう一方
では上昇縁Ｆ１１かＦ１８までが、時間間隔Ｉの
速度に等しい高速（fast rate）で交互に続いて
来る。ワイヤRH上の搬送信号（carrier signal）
の後続する縁Ｆ２０，…等々は、遥かに低い速度
を持ち、１ビツトの持続時間の16倍の間隔で交互
に続いて来る。ワイヤWRR上の信号の“０”値
の転移と計数器８５の前進とは、これと同じ速度
で造出される。
第８図は、第７図の信号とほぼ同じものを、時
間軸の尺度を大きくして示し、従つて同じ事象に
たいしては両図とも同一の引用番号を付してあ
る。２つの継起的なフレームに対応するＦ１から
Ｆ８までの縁の間には、規則的に分布している16
個の縁がある。これらの縁のうち最初の７つの縁
Ｆ２１からＦ２７まで活動的であつて、レジスタ
７５に入つているデータを低速（slow rate）で
メモリ８０に記録することを許す。上述の縁Ｆ１
０，Ｆ２０及び縁Ｆ３０，Ｆ４０，Ｆ５０，…，
Ｆ８０は、メモリ８０の出力点に存在するデータ
をレジスタ９０に記憶することを可能ならしめ
る。そのデータは、前に説明したように、上昇縁
Ｆ１１からＦ１８までが存在する時に送信され
る。
【図面の簡単な説明】
第１図は、高速チヤネルと低速チヤネルとを有
するマルチフレーム（multiplex frame）の構成
を示す図であり、第２図は、情報再配列装置を有
するループ状の電気通信システムを示す図であ
り、第３図は、本発明の情報再配列装置の実施例
の詳細を示す図であり、第４図及び第５図は、本
発明の情報再配列の動作を説明するための図であ
り、第６図は、本発明の情報再配列装置のの一部
を構成する遅延エレメントの実施例を示す図であ
り、第７図及び第８図は、該遅延エレメントの動
作を説明するための図である。 １１……情報再配列装置の出力点、１２……情
報再配列装置の入力点、２０……クロツク回路、
２１……同期回路、２５，６０，CA０〜CA７…
…切り換えスイツチ、３０……水晶発振動器、３
１……クロツク信号生成回路、５０……コード比
較器、５５……遅延エレメント、７５，９０……
シフトレジスタ、８０，Ｍ０〜Ｍ７……メモリ、
８５……計数器、Ａ０〜Ａ７……アドレス・コー
ド、CS０〜CS２５５……チヤネル、Ｉ０〜Ｉ２
５５……時間スロツト、TR０〜TR２０４７…
…フレーム。

Claims (1)

  1. 【特許請求の範囲】 １ 時分割多重化された情報が、循環するマルチ
    フレームを形成するように配列されており、 該マルチフレームの各々は複数のフレームを持
    ち、 該フレームの各々は、複数のメツセージ時間ス
    ロツトと、それよりは少ないがやはり複数の非メ
    ツセージ時間スロツトとを持ち、 高速チヤネルが、上記フレームの各々内の対応
    するメツセージ時間スロツトにより構成され、 低速チヤネルが、上記複数のフレームより数で
    は少ない多数の継続的なフレーム内の対応する非
    メツセージ時間スロツトにより構成され、さらに
    また その各々が上記フレームの１つの中にある時間
    スロツトの全数に等しい数のメモリ位置を持つと
    ころの複数のメモリ・セツトと、 メツセージ・ビツト及び非メツセージ・ビツト
    を、上記フレームの１つに係わる入つて来たメツ
    セージ時間スロツト及び非メツセージ時間スロツ
    トから、上記メモリ・セツトの１つ内の対応する
    メモリ位置に書き込むための書き込み手段と、 読み出されたビツトを供給するための読み出し
    出力端子を持つところの、上述のようにして記憶
    されているメツセージ・ビツト及び非メツセー
    ジ・ビツトを逐次読み出す読み出し回路手段とを
    有して成る、入つて来る時分割多重化された情報
    から得られるところの出て行く時分割多重化され
    た情報を送信するための情報再配列装置におい
    て、 上記読み出し回路手段の上記出力端子SMに結
    合する遅延入力点と、遅延出力端子とを持つとこ
    ろの、上記読み出し出力端子にある低速チヤネ
    ル・ビツトを予め定めらた時間周期だけ遅延さ
    せ、こうして遅延した低速チヤネル・ビツトを上
    記遅延出力端子に供給するための遅延手段５５を
    有し、 上記遅延出力端子に結合する１番目の入力点
    と、２番目の入力点と、上記出て行く多重化され
    た情報を供給する組合せ出力点とを持つ切換えス
    イツチ手段６０を有し、 上記読み出し出力端子SMを上記切換えスイツ
    チ手段６０の２番目の入力点に直接結合する手段
    を有し、 該切換えスイツチ手段６０は、上記出て行く多
    重化された情報の非メツセージ時間スロツトの間
    には、上記組合せ出力点を上記遅延出力端子に接
    続し、また上記出て行く多重化された情報のメツ
    セージ時間スロツトの間には、上記組合せ出力点
    を上記２番目の入力点に接続するために配置され
    ているものであることを特徴とする情報再配列装
    置。 ２ 上記遅延手段は、遅延メモリと、上記非メツ
    セージ時間スロツトから該遅延メモリへデータを
    記録する手段と、上記出て行く多重化された情報
    の上記非メツセージ時間スロツトに対応する時点
    に上記非メツセージ・ビツトを該遅延メモリから
    読み出す手段とを有することを特徴とする特許請
    求の範囲第１項に記載の装置。 ３ 上記遅延手段は更に、上記遅延入力点と上記
    読み出し出力端子との間を相互結合する入力レジ
    スタ手段と、上記遅延出力端子と上記組合せ手段
    の１番目の入力点との間に結合する出力レジスタ
    手段とを有し、かつ 上記制御手段は更に、低速チヤネル・ビツトを
    上記入力レジスタ手段へシフトするため、そのよ
    うにして入つて来た低速チヤネル・ビツトを上記
    遅延メモリに記録するため、及びそのようにして
    記憶された低速チヤネル・ビツトを、上記出て行
    く多重化された情報の非メツセージ時間スロツト
    に対応するシフト時間周期中に出力シフト・レジ
    スタ手段へ読み出すための手段を有することを特
    徴とする特許請求の範囲第１項に記載の装置。
JP58077713A 1982-05-05 1983-05-04 情報再配列装置 Granted JPS58205347A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8207788 1982-05-05
FR8207788A FR2526614A1 (fr) 1982-05-05 1982-05-05 Dispositif de recalage d'informations pour emettre dans un multiplex temporel sortant des informations provenant d'un multiplex temporel entrant

Publications (2)

Publication Number Publication Date
JPS58205347A JPS58205347A (ja) 1983-11-30
JPH0345941B2 true JPH0345941B2 (ja) 1991-07-12

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ID=9273744

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58077713A Granted JPS58205347A (ja) 1982-05-05 1983-05-04 情報再配列装置

Country Status (6)

Country Link
US (1) US4520479A (ja)
EP (1) EP0093479B1 (ja)
JP (1) JPS58205347A (ja)
CA (1) CA1211575A (ja)
DE (1) DE3378150D1 (ja)
FR (1) FR2526614A1 (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617658A (en) * 1985-04-17 1986-10-14 Bell Communications Research, Inc. Frame arrangement for multiplexing a plurality of subchannels onto a fixed rate channel
US4924459A (en) * 1985-08-26 1990-05-08 At & T Bell Laboratories Digital transmission interconnect signal
US4716561A (en) * 1985-08-26 1987-12-29 American Telephone And Telegraph Company, At&T Bell Laboratories Digital transmission including add/drop module
US4704716A (en) * 1985-12-31 1987-11-03 American Telephone And Telegraph Company, At&T Bell Laboratories Method and apparatus for establishing a wideband communication facility through a communication network having narrow bandwidth channels
US4885738A (en) * 1985-12-31 1989-12-05 American Telephone And Telegraph Company, At&T Bell Laboratories Method of and apparatus for establishing a wideband communication facility through a switched communications network having narrow bandwidth time division multiplexed channels
JP2679028B2 (ja) * 1986-03-24 1997-11-19 岩崎通信機株式会社 データ受信装置
US4839890A (en) * 1986-10-31 1989-06-13 Ncr Corporation Data bit synchronizer
FR2623954B1 (fr) * 1987-11-27 1993-11-19 Alcatel Cit Element de commutation de donnees transmises par multiplexage temporel asynchrone
FR2623953B1 (fr) * 1987-11-27 1992-11-20 Cit Alcatel Unite de gestion pour element de commutation de donnees transmises par multiplexage temporel asynchrone
FR2637751A1 (fr) * 1988-10-07 1990-04-13 Trt Telecom Radio Electr Dispositif de recalage d'informations pour transmettre dans des multiplex temporels sortants des informations provenant de multiplex temporels entrants asynchrones
US5390333A (en) * 1990-02-06 1995-02-14 Alcatel Network Systems, Inc. Switch array power reduction apparatus
FR2693333A1 (fr) * 1992-07-03 1994-01-07 Thomson Csf Dispositif de recalage d'informations multiplexées.
US5640398A (en) * 1995-11-01 1997-06-17 Pmc-Sierra, Inc. State machine architecture for concurrent processing of multiplexed data streams

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH517419A (de) * 1970-12-24 1971-12-31 Ibm Zeitmultiplex-Vermittlungseinrichtung
FR2144112A5 (ja) * 1971-06-30 1973-02-09 Lannionnais Electronique
FR2165182A5 (ja) * 1971-12-21 1973-08-03 Trt Telecom Radio Electr
FR2296973A1 (fr) * 1974-12-31 1976-07-30 Telecommunications Sa Systeme de transmission numerique permettant le transfert de voies composantes entre voies multiplexees
FR2386952A1 (fr) * 1977-04-05 1978-11-03 Telecommunications Sa Reseau de connexion multivitesse pour voies de donnees
FR2430141A1 (fr) * 1978-06-29 1980-01-25 Glowinski Albert Reseau de commutation numerique a division du temps bit a bit
US4402079A (en) * 1978-08-28 1983-08-30 International Telephone And Telegraph Corporation Delay correction circuit
US4206322A (en) * 1978-09-25 1980-06-03 Bell Telephone Laboratories, Incorporated Time-division switching system for multirate data
DE2912825C3 (de) * 1979-03-30 1981-11-26 SIEMENS AG AAAAA, 1000 Berlin und 8000 München Schaltungsanordnung zur Abgabe von digitalen Nachrichtensignalen im Zuge von Rundschreibverbindungen über eine Datenvermittlungsanlage
US4322844A (en) * 1979-09-20 1982-03-30 International Telephone And Telegraph Corporation Transmitter-receiver synchronizer
US4310922A (en) * 1980-01-10 1982-01-12 Lichtenberger W Wayne Bit sampling multiplexer apparatus
GB2083319B (en) * 1980-06-25 1984-03-28 Plessey Co Ltd Digital switching module
US4377859A (en) * 1980-09-02 1983-03-22 International Telephone And Telegraph Corporation Time slot interchanger and control processor apparatus for use in a telephone switching network

Also Published As

Publication number Publication date
EP0093479A3 (en) 1985-01-23
CA1211575A (en) 1986-09-16
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US4520479A (en) 1985-05-28
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JPS58205347A (ja) 1983-11-30
DE3378150D1 (en) 1988-11-03
FR2526614A1 (fr) 1983-11-10

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