JPS5912663A - デジタル多重伝送路インタ−フエ−ス装置 - Google Patents
デジタル多重伝送路インタ−フエ−ス装置Info
- Publication number
- JPS5912663A JPS5912663A JP12053382A JP12053382A JPS5912663A JP S5912663 A JPS5912663 A JP S5912663A JP 12053382 A JP12053382 A JP 12053382A JP 12053382 A JP12053382 A JP 12053382A JP S5912663 A JPS5912663 A JP S5912663A
- Authority
- JP
- Japan
- Prior art keywords
- transmission line
- address
- interface device
- frame
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、時分割交換機とデジタル多重伝送路とのイン
ターフェース装置に関する。
ターフェース装置に関する。
従来、この梗のインターフェース装置は、第１図に示す
ように構成されている。すなわち、デジタル多重伝送路
からの入力信号ＤＴは、受信パルス発生回路１０１によ
って交換機内の処理に適する形態に変換され、交換機の
クロックＣに従って読み出される。受信パルス発生回路
１０１の出力データＩ） Ｐは、フレームアライナ１０
２に入力させ交換機内通話路のフレーム位相に合わせて
出力される。すなわち、出力デ・−タＤＰは受信音声フ
レームのフレーム位相を示すフレームパルスＦｒに同期
してフレームアライナ１０２のメモリに書き込まれ、交
換機からのフレームパルスＦおヨヒクロツクＣにて読出
される。従ってフレームアライナ１０２の出力ＤＲは交
換機内のフレーム位相に適合している。同様に受信パル
ス発生回路１０１の出力データＤＰ中の信号フレーム（
マルチフレーム）は、伝送路のマルチ７レーム位相を示
すマルチフレームパルスＭＦｒに同期してマルチフレー
ムアライナ１０３に書き込まれ、交換機からのマルチフ
レームパルスＭＰおよびクロックｃによって読み出され
る。従って、マルチフレームアライナ１０３の出カＳ几
は交換機内のマルチフレーム位相に適合する。
ように構成されている。すなわち、デジタル多重伝送路
からの入力信号ＤＴは、受信パルス発生回路１０１によ
って交換機内の処理に適する形態に変換され、交換機の
クロックＣに従って読み出される。受信パルス発生回路
１０１の出力データＩ） Ｐは、フレームアライナ１０
２に入力させ交換機内通話路のフレーム位相に合わせて
出力される。すなわち、出力デ・−タＤＰは受信音声フ
レームのフレーム位相を示すフレームパルスＦｒに同期
してフレームアライナ１０２のメモリに書き込まれ、交
換機からのフレームパルスＦおヨヒクロツクＣにて読出
される。従ってフレームアライナ１０２の出力ＤＲは交
換機内のフレーム位相に適合している。同様に受信パル
ス発生回路１０１の出力データＤＰ中の信号フレーム（
マルチフレーム）は、伝送路のマルチ７レーム位相を示
すマルチフレームパルスＭＦｒに同期してマルチフレー
ムアライナ１０３に書き込まれ、交換機からのマルチフ
レームパルスＭＰおよびクロックｃによって読み出され
る。従って、マルチフレームアライナ１０３の出カＳ几
は交換機内のマルチフレーム位相に適合する。
上述の従来のインターフェース装置は、第２図（ａ）に
示すように、時分割交換機１２０内のハイウェイ１２１
，１２２等とデジタル多重伝送路１２５．１２６等との
間に挿入される。図中参照数字１２３．１２４はインタ
ーフェース装置である。なお多重伝送路１２５等は、そ
れぞれ両方向の通話路を有するから、図中１本の線は両
方向の伝送路を示すものとする。ハイウェイ１２１も同
様に両方向が対になって備えられている。
示すように、時分割交換機１２０内のハイウェイ１２１
，１２２等とデジタル多重伝送路１２５．１２６等との
間に挿入される。図中参照数字１２３．１２４はインタ
ーフェース装置である。なお多重伝送路１２５等は、そ
れぞれ両方向の通話路を有するから、図中１本の線は両
方向の伝送路を示すものとする。ハイウェイ１２１も同
様に両方向が対になって備えられている。
所で、上述の従来のインターフェース装置を試験するた
めには、送受両方向通話路の折返°しによることが便利
であるが、同一のインターフェース装置１２３内で折返
しすることはできない。何故ならば、同一のインターフ
ェース装置内で折返しを行なうと、該装置の伝送路への
出力がそのまま入力側へ折り返えされる訳であるから、
例えば出力の第１チヤネ／ｌは入力の第１チヤネルへ、
出力の第２チヤネルは入力の第２チヤネルへというよう
に、同一のチャネルの送受両方向の通話路が折返えされ
ることになる。上記インタフェース装置の各チャネルは
、トランクとしては出トランクと入トランクを区別して
使用１されているので、同一のチャネルで折り返えされ
るということは、論理的に出トランク同志、あるいは人
トランク同志が対向することになり、信号インターフェ
ースが矛盾を生じることになる。
めには、送受両方向通話路の折返°しによることが便利
であるが、同一のインターフェース装置１２３内で折返
しすることはできない。何故ならば、同一のインターフ
ェース装置内で折返しを行なうと、該装置の伝送路への
出力がそのまま入力側へ折り返えされる訳であるから、
例えば出力の第１チヤネ／ｌは入力の第１チヤネルへ、
出力の第２チヤネルは入力の第２チヤネルへというよう
に、同一のチャネルの送受両方向の通話路が折返えされ
ることになる。上記インタフェース装置の各チャネルは
、トランクとしては出トランクと入トランクを区別して
使用１されているので、同一のチャネルで折り返えされ
るということは、論理的に出トランク同志、あるいは人
トランク同志が対向することになり、信号インターフェ
ースが矛盾を生じることになる。
そこで、第２１Ｖｌ（ｂ）に示すように、インターフェ
ース装［１２３と、インターフェース装［１２４で対を
構成し、ケーブル１２７で相互間を接続することにより
この両者を使用して折返し試験を行なわなければならな
い。従って、単独のインターフェース装置では折返し試
験ができず、折返し試験が煩雑となるという欠点がある
。また、試験のためには複数のインターフェース装置を
必要とし、オた、折返し試験のためにインターフェース
装置間にケーブルを設けなければならないという欠点が
ある。
ース装［１２３と、インターフェース装［１２４で対を
構成し、ケーブル１２７で相互間を接続することにより
この両者を使用して折返し試験を行なわなければならな
い。従って、単独のインターフェース装置では折返し試
験ができず、折返し試験が煩雑となるという欠点がある
。また、試験のためには複数のインターフェース装置を
必要とし、オた、折返し試験のためにインターフェース
装置間にケーブルを設けなければならないという欠点が
ある。
本発明の目的は、上述の従来の欠点を解決し、単独のイ
ンターフェース、装置で折り返えし試験を行なうことが
可能なインターフェース装置を提供することにある。
ンターフェース、装置で折り返えし試験を行なうことが
可能なインターフェース装置を提供することにある。
本発明のインターフェース装置は、デジタル多重伝送路
から入力した音声チャネル係号を書込みアドレス作成用
カウンタの出力する書込みアドレスに書込み、読出しア
ドレス作成用カウンタの出力する読出しアドレスによっ
て読出すフレーム位相同期用メモリと、入カ信号タイム
スロットノ信号を同イ須な書込みアドレスおよび読出。
から入力した音声チャネル係号を書込みアドレス作成用
カウンタの出力する書込みアドレスに書込み、読出しア
ドレス作成用カウンタの出力する読出しアドレスによっ
て読出すフレーム位相同期用メモリと、入カ信号タイム
スロットノ信号を同イ須な書込みアドレスおよび読出。
しアドレスによって沓込み胱出しするマルチフレーム位
相同期メモリとを備えて、デジタル多重伝送路とデジタ
ル交換機間のインターフェースを行なうデジ９多重伝送
路インターフェース装笥において、前記荀込ミアドレス
作成用カウンタ又は計、出シアトレス作成用カウンタの
いずれが一方の任意の出方ビットの論理を制御信号によ
って反転させる反転手段を備えたことを特徴とする。
相同期メモリとを備えて、デジタル多重伝送路とデジタ
ル交換機間のインターフェースを行なうデジ９多重伝送
路インターフェース装笥において、前記荀込ミアドレス
作成用カウンタ又は計、出シアトレス作成用カウンタの
いずれが一方の任意の出方ビットの論理を制御信号によ
って反転させる反転手段を備えたことを特徴とする。
次に、本発明について、図面を参ｌｆｔ’ して詳細に
説明する。
説明する。
第３図は、本発明の一笑施例に使用するフレームアライ
ナを示すブロック図である。すなわち、受信パルス発生
回路の出力データＤＰは、フレーム位相間ル１用メモ’
Ｊ ］ ５０に−たん蓄積し、交換機のフレームパルス
Ｆに同期した信号ＤＲとして出力される。そして、フレ
ーム位相回期用メ七す３５０への誓込みおよび読出しの
アドレスは、アドレスセレクタ１５１の出力するメモリ
アドレスＭＡＬ）によって与えられる。アドレスセレク
タ１５１は、書込みアドレス作成用カウンタ１５２の出
力する書込みアドレスＷＡＤおよび読出しアドレス作成
用カウンタ１５３の出力する読出しアドレスＲＡＤを選
択出方するセレクタである。書込みアドレス作成用カウ
ンタ１５２は、伝送路側のフレーム位相を示すフレーム
パルスＦｒ 全基点としてクロックカウントし、カウン
ト値を嵜込みアドレスＷＡＤとして出力するが、最１位
ビットの出力Ｑ。は、排他的論理和回路ＥＸＯＲを介し
てメモリアドレスセレクタ１．５１に供給される。他の
ビット出力Ｑ＋ −Ｑｓ （４桁の場合）はその″！捷
供給される。一方、読出しアドレス作成用カウンタ１５
３は、交換機からのフレームパルスＦの位相に合わせて
カウント動作し、カウント値を読出しアドレスＲＡＤと
して出力する。Ａｉｌ記排他的論理利回路ＥＸＯＲのも
う一方の入力には、制御信号１゛が入力されている。制
御信号Ｔは、通常は０レベルの信号であり、インターフ
ェース折返し試験な行なうときはルベルに設定される。
ナを示すブロック図である。すなわち、受信パルス発生
回路の出力データＤＰは、フレーム位相間ル１用メモ’
Ｊ ］ ５０に−たん蓄積し、交換機のフレームパルス
Ｆに同期した信号ＤＲとして出力される。そして、フレ
ーム位相回期用メ七す３５０への誓込みおよび読出しの
アドレスは、アドレスセレクタ１５１の出力するメモリ
アドレスＭＡＬ）によって与えられる。アドレスセレク
タ１５１は、書込みアドレス作成用カウンタ１５２の出
力する書込みアドレスＷＡＤおよび読出しアドレス作成
用カウンタ１５３の出力する読出しアドレスＲＡＤを選
択出方するセレクタである。書込みアドレス作成用カウ
ンタ１５２は、伝送路側のフレーム位相を示すフレーム
パルスＦｒ 全基点としてクロックカウントし、カウン
ト値を嵜込みアドレスＷＡＤとして出力するが、最１位
ビットの出力Ｑ。は、排他的論理和回路ＥＸＯＲを介し
てメモリアドレスセレクタ１．５１に供給される。他の
ビット出力Ｑ＋ −Ｑｓ （４桁の場合）はその″！捷
供給される。一方、読出しアドレス作成用カウンタ１５
３は、交換機からのフレームパルスＦの位相に合わせて
カウント動作し、カウント値を読出しアドレスＲＡＤと
して出力する。Ａｉｌ記排他的論理利回路ＥＸＯＲのも
う一方の入力には、制御信号１゛が入力されている。制
御信号Ｔは、通常は０レベルの信号であり、インターフ
ェース折返し試験な行なうときはルベルに設定される。
本実施例では排他的論理利口ＲＥ Ｘ ＯＲが反転手段
を構成している。
を構成している。
従って、通常時はカウンタ１５２の出力は、そのまま書
込みアドレスＷＡＤとしてセレクタ１５１を介してフレ
ーム位相同期用メモリ１５０の書込みアドレスとして使
用され、カウンタ１５３の出力は読出しアドレスとして
使用される。しかし、折返し試験時には、カウンタ１５
２の最下位ビット出力Ｑ。は排他的論理和回路ＥＸＯＲ
によって反転される。従って、メモ！Ｊ １５０上では
、データの書込みの際通常Ｏチャネルのデータが書き込
まれるべきアドレスに１チヤネルのデータが１き込まれ
、逆に１チヤネルのデータが彬き込まれるべき場所へ０
チヤネルのデータが書き込まれる。他のチャネルにおい
ても同様に偶数チャネルと奇数チャネルとが入れ替った
アドレスへ書き込１れる。
込みアドレスＷＡＤとしてセレクタ１５１を介してフレ
ーム位相同期用メモリ１５０の書込みアドレスとして使
用され、カウンタ１５３の出力は読出しアドレスとして
使用される。しかし、折返し試験時には、カウンタ１５
２の最下位ビット出力Ｑ。は排他的論理和回路ＥＸＯＲ
によって反転される。従って、メモ！Ｊ １５０上では
、データの書込みの際通常Ｏチャネルのデータが書き込
まれるべきアドレスに１チヤネルのデータが１き込まれ
、逆に１チヤネルのデータが彬き込まれるべき場所へ０
チヤネルのデータが書き込まれる。他のチャネルにおい
ても同様に偶数チャネルと奇数チャネルとが入れ替った
アドレスへ書き込１れる。
これを、そのまま読み出すことにより、見かけ上飯送路
から交換機の方向へのチャネルの入れ替えを行なうこと
が可能になる。マルチフレームアライナに関しても同様
に構成することにより信号のタイムスロットに関しても
チャネルの入れが可能である。
から交換機の方向へのチャネルの入れ替えを行なうこと
が可能になる。マルチフレームアライナに関しても同様
に構成することにより信号のタイムスロットに関しても
チャネルの入れが可能である。
第４図は、本開明の一実施例を示すブロック図であり、
上述のように構成されたフレームアライナ１０２および
同様なマルチフレームアライナ１０３が受信パルス発生
回路１０１に接続されてインターフェース回路を構成す
る。マルチフレームアライナ１０３Ｆｉ、マルチフレー
ム位相同期メモリを内蔵している。第４図において、制
御信号Ｔ以外は第１＋図に示した従来１ｖ１１と同様で
あり、同一の参照数字および符号は同様な構成を示す。
上述のように構成されたフレームアライナ１０２および
同様なマルチフレームアライナ１０３が受信パルス発生
回路１０１に接続されてインターフェース回路を構成す
る。マルチフレームアライナ１０３Ｆｉ、マルチフレー
ム位相同期メモリを内蔵している。第４図において、制
御信号Ｔ以外は第１＋図に示した従来１ｖ１１と同様で
あり、同一の参照数字および符号は同様な構成を示す。
ただし、フレームアライナ１０２およびマルチフレーム
アライナ１０３は制御信号゛Ｔが１に設定されたときは
、前述のように偶数チャネルと奇数チャネルを入れ替え
て出力する。
アライナ１０３は制御信号゛Ｔが１に設定されたときは
、前述のように偶数チャネルと奇数チャネルを入れ替え
て出力する。
本実施例のインターフェース装置を用いれば、卯、５図
に示すように、交換機１２０のノ・イウエイ１２１と伝
送路１２５との間に挿入きれたインターフェース装置１
２８の伝送゛路側を切齢し、折返し線１２９で入出力を
そのまま折り返えして試験することが可能となる。すな
わち、例えば出力の０チヤネルは入力の１チヤネルへ折
り返えされ、寸だ逆に出力の１チヤネルをま入力の０チ
ヤネルに折り返えされるというように、奇数テヤイ・ル
と偶数チャネルが対向することになり、例えば偶数チャ
ネルを出トランク、奇数チャネルを同−信号方式の入ト
ランクとして指定することにより、信号方式の矛盾を生
じないで完全な折返し試験が可能となる８したがって、
インターフェ−ス装置ｉ’ｉ １２８を１個のみしか俯
えていない場合でも和返し試験ができ、従来のように別
のインターフェース装置を使用する必ヴがなく、従って
そのためσ）ターフ゛ルも必をでないという効果がある
。
に示すように、交換機１２０のノ・イウエイ１２１と伝
送路１２５との間に挿入きれたインターフェース装置１
２８の伝送゛路側を切齢し、折返し線１２９で入出力を
そのまま折り返えして試験することが可能となる。すな
わち、例えば出力の０チヤネルは入力の１チヤネルへ折
り返えされ、寸だ逆に出力の１チヤネルをま入力の０チ
ヤネルに折り返えされるというように、奇数テヤイ・ル
と偶数チャネルが対向することになり、例えば偶数チャ
ネルを出トランク、奇数チャネルを同−信号方式の入ト
ランクとして指定することにより、信号方式の矛盾を生
じないで完全な折返し試験が可能となる８したがって、
インターフェ−ス装置ｉ’ｉ １２８を１個のみしか俯
えていない場合でも和返し試験ができ、従来のように別
のインターフェース装置を使用する必ヴがなく、従って
そのためσ）ターフ゛ルも必をでないという効果がある
。
なお、上記実施例では、書込みアドレス作成用カウンタ
１５２（第３図）の最下位ビット出力を反転させるよう
にしたが、この反転は、最下位ビット出力に限らず、任
意のビット出力でよいことは勿論である。１だ、書込み
アドレスを反ｉｌ！１．をせないで、読出しアドレスの
任意の１ビットの反転でも同様な効果を葵することがで
きることは勿論である。
１５２（第３図）の最下位ビット出力を反転させるよう
にしたが、この反転は、最下位ビット出力に限らず、任
意のビット出力でよいことは勿論である。１だ、書込み
アドレスを反ｉｌ！１．をせないで、読出しアドレスの
任意の１ビットの反転でも同様な効果を葵することがで
きることは勿論である。
以上のように、本発明においては、時分割交換機とデジ
タル多重伝送路のインターフェース装置に内蔵するフレ
ーム位相同期用メモリへの書込みアドレスまたは詩、出
しアドレスのうち任意のビットを、折返し越験時に反転
させる反転手段を備えた構成としたから、該反転手段に
よって伝送路上のチャネルと交換機−ヒのチャネルの接
続を入ｔｔ ｆＪ：えることが可能となる。従って、単
独のインターフェース装置の入出力を折り返すことによ
って折返し試験ができるという効果がある。
タル多重伝送路のインターフェース装置に内蔵するフレ
ーム位相同期用メモリへの書込みアドレスまたは詩、出
しアドレスのうち任意のビットを、折返し越験時に反転
させる反転手段を備えた構成としたから、該反転手段に
よって伝送路上のチャネルと交換機−ヒのチャネルの接
続を入ｔｔ ｆＪ：えることが可能となる。従って、単
独のインターフェース装置の入出力を折り返すことによ
って折返し試験ができるという効果がある。
第１図は従来のデジタル多重伝送路インターフェース装
置の一例を示すブロック図、第２図（ａ）は通常時の時
分割交換様、インターフェース装置および伝送路の接続
を示すブロック図、第２図（ｂ）は従来の折返し試験時
の接続を示すブロック図、第３図は本発明の一実施例に
使用するフレ−ムアライナの構成を示すブロック図、第
４図は本発明の一実施例を示すブロック図、第５図は上
記実施例による折返し試験時の接続を示すブロック図で
ある。 図において、１０１・・・受信パルス発生回路、１０２
・・・フレームアライナ、１０３・・・マルチフレーノ
・アライナ、１２０・・・時分割交換機、１２１゜１２
２・・・交換機ハイウェイ、１２３，１２４，１２８・
・・デジタル多重伝送路インターフェース装置、１２５
゜１２６・・・デジタル多重伝送路、１５０・・・フレ
ーム位相同期用メモリ、１５１・・・アドレスセレクタ
、１５２・・・書込みアドレス作成用カウンタ、１５３
・・・読出［−アドレス作成用カウンタ、Ｔ・・制御信
号、ＥＸＯＲ・・・初他的論理和回路、ＷＡＤ・・メモ
リ書込みアドレス、ＲＡＤ・・・メモリ読出しアドレス
、ＭＡＤ・・・メモリアドレス。 代理人弁理士 住 １）俊 宗 第１図 第２図 第３図 第５図
置の一例を示すブロック図、第２図（ａ）は通常時の時
分割交換様、インターフェース装置および伝送路の接続
を示すブロック図、第２図（ｂ）は従来の折返し試験時
の接続を示すブロック図、第３図は本発明の一実施例に
使用するフレ−ムアライナの構成を示すブロック図、第
４図は本発明の一実施例を示すブロック図、第５図は上
記実施例による折返し試験時の接続を示すブロック図で
ある。 図において、１０１・・・受信パルス発生回路、１０２
・・・フレームアライナ、１０３・・・マルチフレーノ
・アライナ、１２０・・・時分割交換機、１２１゜１２
２・・・交換機ハイウェイ、１２３，１２４，１２８・
・・デジタル多重伝送路インターフェース装置、１２５
゜１２６・・・デジタル多重伝送路、１５０・・・フレ
ーム位相同期用メモリ、１５１・・・アドレスセレクタ
、１５２・・・書込みアドレス作成用カウンタ、１５３
・・・読出［−アドレス作成用カウンタ、Ｔ・・制御信
号、ＥＸＯＲ・・・初他的論理和回路、ＷＡＤ・・メモ
リ書込みアドレス、ＲＡＤ・・・メモリ読出しアドレス
、ＭＡＤ・・・メモリアドレス。 代理人弁理士 住 １）俊 宗 第１図 第２図 第３図 第５図
Claims (1)
- デジタル多重伝送路から入力した音声チャネル信号を書
き込みアドレス作成用カウンタの出力する書込みアドレ
スに“書込み、読出しアドレス作成用カウンタの出力す
る読出しアドレスによって読出すフレーム位相同期用メ
モリと、入力信号タイムスロットの信号を同様な婁込み
アドレスおよび読出しアドレスによって書込み読出しす
るマルチフレーム位相同期メモリとを備えて、デジタル
多重伝送路とデジタル交換機間のインターフェースを行
々うデジタル多重伝送路インターフェース装置において
、前記書込みアドレス作成用カウンタ又は読出しアドレ
ス作成用カウンタのいずれか一方の任意の出力ビットの
論理を制御信号によって反転させる反転手段を備えたと
七を特徴とするデジタル多重伝送路インターフェース装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12053382A JPS5912663A (ja) | 1982-07-13 | 1982-07-13 | デジタル多重伝送路インタ−フエ−ス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12053382A JPS5912663A (ja) | 1982-07-13 | 1982-07-13 | デジタル多重伝送路インタ−フエ−ス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5912663A true JPS5912663A (ja) | 1984-01-23 |
Family
ID=14788632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12053382A Pending JPS5912663A (ja) | 1982-07-13 | 1982-07-13 | デジタル多重伝送路インタ−フエ−ス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5912663A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5020200A (en) * | 1989-08-31 | 1991-06-04 | Dainippon Screen Mfg. Co., Ltd. | Apparatus for treating a wafer surface |
-
1982
- 1982-07-13 JP JP12053382A patent/JPS5912663A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5020200A (en) * | 1989-08-31 | 1991-06-04 | Dainippon Screen Mfg. Co., Ltd. | Apparatus for treating a wafer surface |
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