JPH11177633A

JPH11177633A - ポート回路に対する複数のタイミング経路を提供する交換網

Info

Publication number: JPH11177633A
Application number: JP10240951A
Authority: JP
Inventors: James R Bortolini; アール．ボートリニジェームス
Original assignee: Lucent Technologies Inc
Current assignee: Nokia of America Corp
Priority date: 1997-08-29
Filing date: 1998-08-27
Publication date: 1999-07-02
Also published as: CN1212544A; CA2243281A1; EP0899903A2; EP0899903A3; US5999543A; DE69801729D1; DE69801729T2; KR19990024017A; EP0899903B1

Abstract

(57)【要約】（修正有）【課題】ポート回路に対し多重タイミング経路の交換
網を提供。【解決手段】各スイッチングユニットは、複数のポー
トタイミングユニットの各々に向け一つの経路を設定
し、各ポートタイミングユニットは、セットの複数のポ
ートユニットを制御する。各ポートタイミングユニット
は、複数のタイミング差検出器を含み、複数のタイミン
グ経路の個々の一つのタイミングと、タイミングユニッ
トで生成されたタイミングとの間の差を測定し、測定タ
イミング差に応答し、ポートタイミングユニットのタイ
ミングを、中央タイミングユニットのタイミングと一致
させる複数のタイミングユニットは各々、複数のタイミ
ング経路内のどの経路が正当なタイミング情報を持つか
決定し、タイミングの調節に必要な差値を計算する。正
当なタイミング情報の決定は、ポートタイミングユニッ
トで、複数のタイミング差検出器で測定されるタイミン
グ差値の統計的な分析で達成される。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】本発明は、電気通信システム、より詳細
には、タイミング情報を交換網を介して、交換網を外部
通信リンクにインタフェースするポート回路に提供する
ことにある。

【０００２】

【発明の背景】従来の技術による多数の呼を多数の電気
通信リンクの間で通信（交換）する電気通信交換システ
ムにおいては、信頼性の高いタイミング情報を、電気通
信交換システム全体に渡って、電気通信リンクとインタ
フェースするポート回路に確実に分配する問題が、常に
重要な関心事であった。一般的には、従来の技術では、
この問題は、中央タイミングユニットからポート回路に
向けてハード配線されたリンク上に確立（設定）される
二重化された専用のタイミング経路を利用することによ
って解決される。従来の技術による電気通信交換システ
ムも、一応は、タイミング情報を分配するこの問題に対
する解決策を提供する。ただし、この解決策は、多くの
問題を持つ。第１に、中央制御ユニットからポート回路
に向けて専用の二重化されたタイミング経路を設ける方
法は、電気通信システムのコストと複雑さを大幅に増加
する。さらに、この方法では、十分な信頼性の向上はで
きない。つまり、２つの経路が故障するのみで、一つあ
るいは複数のポート回路がタイミング情報を受信でき
ず、このために、機能できなくなる。さらに、アクティ
ブなタイミング源が故障すると、必然的に、タイミング
および伝送が中断することとなる。

【０００３】

【発明の概要】上記の問題の解決および技術上の進歩が
本発明による装置および方法によって解決される。本発
明によると、複数のタイミング経路が、交換網を通じて
設定される。この交換網は、複数の独立なスイッチング
ユニットを持ち、各スイッチングユニットは、ある与え
られた外部データリンクからの各グループのデータの１
個のビットを交換網を通じて交換する。長所として、各
スイッチングユニットは、複数のポートタイミングユニ
ットの各々に向けて一つの経路を設定し、各ポートタイ
ミングユニットは、セットの複数のポートユニットを制
御する。さらに、各ポートタイミングユニットは、複数
のタイミング経路上に受信されるタイミング情報に応答
して、このタイミング情報を利用して、タイミング情報
を自身のセットの複数のポートユニットに提供する。各
ポートタイミングユニットは、複数のタイミング差検出
器を含み、各タイミング差検出器は、複数のタイミング
経路の個々の一つのタイミングと、そのタイミングユニ
ットによって生成されたタイミングとの間の差を測定す
る。これら複数のポートタイミングユニットの各々は、
こうして測定されたタイミングの差に応答して、そのポ
ートタイミングユニットのタイミングを、中央タイミン
グユニットのタイミングと一致するように調節する。加
えて、これら複数のタイミングユニットは各々、これら
複数のタイミング経路の内のどの経路が正当なタイミン
グ情報を持つか決定し、この正当なタイミング情報を利
用して、そのポートタイミングユニットのタイミングを
調節するために必要な差値を計算する。この正当なタイ
ミング情報の決定は、ポートタイミングユニットによっ
て、複数のタイミング差検出器によって測定されるタイ
ミング差の値を統計的に分析することによって達成され
る。

【０００４】本発明のこれ以外の特徴が、以下の説明を
付録の図面を参照しながら読むことによって明らかにな
るものである。

【０００５】

【発明の詳細な記述】図１は、本発明による電気通信交
換システムをブロック図の形式にて示す。スイッチコン
トローラ１０１は、主コントローラ１００から受信され
る情報に応答して、図１に示す交換システム全体を制御
する。データの交換は、ビットスライススイッチングユ
ニット（BSSU）１２０〜１２９によって遂行される。一
例として、１０個のBSSUが示される。各アクティブなBS
SUは、外部リンク、例えば、図１の交換システムに接続
された複数の外部リンク１０３の各々からの各バイトの
１ビットを交換する。好ましくは、リンク１０３および
他の外部リンクは、STM-1リンクとされる。双向性光フ
ァイバリンク、例えば、リンク１０８は、３２個のSTM-
1リンクの各々からの１ビットのデータをビットスライ
ススイッチングユニット（BSSU）とビットスライスイン
タフェースユニット（BSIU)との間で通信する能力を持
つ一つの光ファイバから成る。各BSSUは、８個の入力を
持ち、このため、BSSU１２０〜１２９は、図１に示す交
換システムに終端する２５６個のSTM-1を扱うことがで
きる。ある任意の与えられた時間において、これら１０
個のBSSU１２０〜１２９の内の８個のみが使用される。
後にBSIU１１１〜１３５との関連で説明するように、あ
る任意の与えられた時間において、これら１０個のBSSU
の内の８個のみが交換すべきデータを受信する。各BSSU
は、合衆国特許第5,416,772号において開示される８ビ
ットフルスイッチングユニットに対して規定される交換
機能を遂行するために要求されるフルタイムスロットエ
クスチェンジャと全ての必要な制御メモリを含む自己充
足型（self-contained）の交換システムである。これら
の詳細については、この特許を参照されたい。加えて、
各BSSUは、これと関連する複数のサブラックの各々から
の一つのBSIUを持つ。各BSSU、それと関連するBSIU、お
よび相互接続光ファイバリンクによって、一つの交換グ
ループが構成される。後に詳細に説明するように、ポー
トコントローラ、例えば、ポートコントローラ１１６
は、どのSTM-1リンクからのビットを、どのBSSUに送る
べきかを、スイッチコントローラ１０１から受信される
制御情報に基づいて決定する。好ましい実施例において
は、フルタイムスロットインタチェンジャを用いて、図
１の交換システムに、フルブロードカースト交換を遂行
する能力が与えられる。当業者においては容易に理解で
きるように、タイムスロットインタチェンジャの代わり
に、他のタイプのスイッチを用いることも可能である。
フルブロードカースト交換においては、一つの外部リン
ク、例えば、リンク１０３上に受信される情報が、同時
に、他の外部リンク上の全ての出通信路上に交換され
る。各BSSUにフルタイムスロットインタチェンジャをど
のうよに設置するかについての詳細に関しては、後にBS
SU１２０について詳細に説明する段落において説明す
る。長所として、各BSSUが接続されたSTM-1リンクの各
々から１ビットのみを交換することで、このようなフル
タイムスロットインタチェンジが経済的に実現可能とな
る。

【０００６】制御を提供するのに加えて、スイッチコン
トローラ１０１は、図１に示すシステムに対する全ての
タイミング情報を提供する。スイッチコントローラ１０
１は、タイミング情報を各ポートコントローラに、各BS
UUとBSIUのペア、例えば、BSSU１２０とBSIU１１１のペ
アを通じて確立（設定）される各ビットスライス経路を
介して送信する。BSIU、例えば、BSIU１１１は、各経路
上に送信されるタイミング情報に応答して、スイッチコ
ントローラ１０１のタイミングと、接続されたポートコ
ントローラ、例えば、ポートコントローラ１１６のタイ
ミングとの間のタイミング差を測定する。ポートコント
ローラ１１６は、次に、どのタイミング経路が正当なタ
イミング情報を送信しているかを決定し、この正当な経
路上のタイミング情報を用いて正しいタイミング情報を
計算し、これによって、ポートコントローラ１１６の内
部発振器の調節を行なう。ポートコントローラ１１６の
内部発振器は、ポートユニット１１７〜１１８に対する
全てのタイミング情報を提供する。ポートコントローラ
１１６は、調節情報を正当な経路上のタイミング差を平
均化することによって決定する。

【０００７】次に、図１のサブラック１１０のBSIU、例
えば、BSIU１１１について説明する。BSIU１１１は、双
向性光ファイバリンク１０８によって、BSSU１２０と相
互接続される。同様に、BSIU１１２は、双向性光ファイ
バによって、BSSU１２１と相互接続される。BSIU１１１
は、BSSU１２０とのみ通信する。つまり、BSIU１１１、
１１２に対する２つの光ファイバの各々は、サブラック
１１０に接続された３２個のSTM-1の各々からの異なる
１ビットを運ぶことに注意する。サブラック１１０は、
一例として、３２個のポートユニットを持ち、各ポート
ユニットは、好ましくは、１つのSTM-1リンクを終端す
る。このため、１個のサブラック当たり、３２個のSTM-
1リンクが存在することとなる。当業者においては容易
に理解できるように、各ポートユニットが、１つではな
く、複数のSTM-1リンクを終端するようにすることも可
能である。各ポートユニットは、各BSIUに向う１つの送
信電気リンク上にデータを送信し、各BSIUからの１つの
受信電気リンク上にデータを受信する。各TSM-1リンク
に対して、一つペアの電気リンクが存在する。例えば、
ポートユニット１１７は、BSIU１１１〜１１５に向う一
つの送信および受信リンクを持つ。このため、各方向に
おいて、サブラック１１０の３２個のポートユニットを
１０個のBSIUと相互接続する３２０個の電気リンクが存
在する。内部的には、各ポートユニットは、受信された
STM-1ビット流の各バイトの任意のビットを、BSIUと接
続された送信電気リンクの任意の一つに送信することが
できる。これら電気リンクは互いに独立であり、このた
め、各ポートユニットは、個々の任意のビットを、１０
個のBSIUの任意の一つに分配することができる。BSIU１
１１は、各ポートユニットから受信されるビット流に応
答して、ビット流を結合し、これらを光ファイバリンク
１０８を通じて、BSSU１２０に出力する。ポートユニッ
トは、入りバイトの任意のビットをBSIU１１１に送信す
ることが可能であり、このため、BSSU１２０は、入りST
M-1リンクの８個のデータビットの任意の一つを交換す
ることができる。全てのポートユニットが、入りバイト
の同一ビット位置のデータを、BSSU１２０に送信する必
要があることに注意する。これは、BSSU１２０がこの情
報を交換した後に、このビットを、ポートユニットがこ
の情報を相互接続されたSTM-1リンク上に送出できるよ
うにポートユニットに送り返すために必要となる。サブ
ラック１１０のポートユニットによって特定のBSIUに向
けて送信あるいはこれから受信されるビットの選択は、
ポートコントローラ１１６によってスイッチコントロー
ラ１０１から受信される情報に基づいて制御される。

【０００８】これらポートユニットは、これらバイトの
任意のビットを、これらBSSUの任意の一つに交換するこ
とができ、このため、万一、BSSU１２０が故障した場
合、それまでBSSU１２０によって交換されていたビット
を、（それまでアクティブでなかった）BSSU１２９ある
いは１２８に送ることが可能である。BSSU１２０〜１２
９およびこれらと関連するBSIU（つまり各交換グルー
プ）は、電気的および光的に互いに隔離されている。こ
のため、図１の交換システムは、３つの交換グループの
全てが故障したとき、はじめて、STM-1リンク上の入り
バイトの交換の遂行が不可能となる。さらに、各々が１
ビットのみを交換するBSIUが、全部で１０個存在し、こ
のため、あるサブラック内の３個のBSIUが故障したと
き、はじめて、そのサブラックは、情報の交換ができな
くる。ただし、この場合でも、他のサブラックは、使用
可能であることに注意する。図１に示す交換システム内
の通信を不能にし得る唯一のユニットは、ポートユニッ
トである。ただし、一つのポートユニットの故障は、単
に一つのSTM-1リンクが図１に示す交換システムによっ
て通信することが不可能となることを意味する。当業者
においては容易に理解できるように、予備のポートを用
いることで、信頼性をさらに向上させることも可能であ
る。

【０００９】従来のシステムにおけるもう一つのシステ
ムの故障源は、制御情報を通信することが不可能となる
故障であった。図１の交換システムでは、スイッチコン
トローラ１０１は、制御情報を、BSSU１２０〜１２９
に、双向性光ファイバリンク、例えば、リンク１０４を
介して送る。各BSSUは、制御情報を交換されるべきデー
タと共に接続されたBSIUに送信あるいはこれから受信す
る。各BSIUは、各サブラック内のポートコントローラに
制御情報を送る。ポートコントローラ１１６は、制御情
報を、BSIU１１１〜１１５を介して送受する。ポートコ
ントローラ１１６は、受信された制御情報をポートユニ
ット１１７〜１１８に送信する。制御情報をスイッチコ
ントローラ１０１との間で送受するために用いることで
きる１０個の経路が存在し、このため、ポートコントロ
ーラは、常に正当な制御通信路を持つことを保証され
る。各BSSUは、スイッチコントローラ１０１からの自身
の動作に関する制御情報を自身の光ファイバリンクを通
じて受信し、このため、この光ファイバの故障は、単一
のBSSUのみに影響を与えることに注意する。

【００１０】制御情報がスイッチコントローラ１０１と
BSSU１２０〜１２９とを相互接続する光ファイバの各々
を用いて通信されるのに加えて、タイミング情報が同様
な方法にて通信される。こうして、各BSSUが、自身のタ
イミング情報を、他のBSSUとは別個に受信することが確
保される。加えて、各ポートコントローラは、全ての光
ファイバリンク、例えば、リンク１０８の上に、各BSSU
からこれを各ポートコントローラと相互接続するBSIUを
介して受信されるタイミング情報を利用して、サブラッ
ク内のタイミングが、サブラックコントローラ１０１の
タイミングと一致することを確保する。こうして、各ポ
ートコントローラは、複数のタイミング情報を受信する
ための経路を持つ。

【００１１】図２は、BSSU１２０をより詳細に示す。各
STM-1リンクは、データをＳＤＨフレームとして通信す
るが、各ＳＤＨフレームは、９列のデータを持つ。BSSU
１２０〜１２９は、一度に、１列のデータを交換する。
当業者においては容易に理解できるように、一度に一列
のデータの一部のみを交換するようにすることも可能で
ある。BSSU１２０は、図１に示すSTM-1リンクの各々の
バイトの１ビット流（以降１ビット位置とも呼ばれる）
に対するフルＳＤＨ交換を遂行する。BSSU１２０とサブ
ラックのBSIUとの接続は、双向性光ファイバを介して行
なわれ、この光リンクは、光トランシーバ２０１〜２０
４に終端する。例えば、光トランシーバ２０１は、サブ
ラック１１０のBSIU１１１からの光ファイバリンク１０
８に接続される。BSIUからの光ファイバリンクの各々
は、あるサブラックに接続された３２個のSTM-1リンク
に対する１ビットのデータ流を運ぶ。データの各列は、
各STM-1リンクからの１ビットを含む。あるサブラッ
ク、例えば、サブラック１１０内で、ポートユニット１
１７は、接続されたSTM-1リンクからの一列の１ビット
をBSIU１１１に送る。各サブラックは、全部で３２個の
ポートユニットを含む。BSIU１１１は、３２個のSTM-1
リンクの各々からのこれらビットに応答し、これらビッ
トを、単一ビット流に編成し、これをBSSU１２０に向う
リンク１０８上に送信する。

【００１２】制御とタイミング情報については、BSSU１
２０とスイッチコントローラ１０１との間で光ファイバ
リンク１０４を介して通信されるが、これは、光トラン
シーバ／タイミング回路２１７に終端する。回路２１７
は、この制御情報を、制御バス２２３上に送信する。

【００１３】光トランシーバ２０１〜２０４を介してサ
ブラックから受信されるデータの交換は、ＴＳＩ２０６
〜２１４によって遂行される。各BSSU内には全部で１６
個のＴＳＩが存在し、これによって、BSSUがフルブロー
ドキャスト交換を遂行することが可能となる。これらＴ
ＳＩは、グループ化し、ペアにされる。例えば、ＴＳＩ
２０６と２０７、ＴＳＩ２０８と２０９、ＴＳＩ２１１
と２１２、ＴＳＩ２１３と２１４のペアに形成される。
あるＴＳＩのペア内において、一方のタイプのＴＳＩ
は、光ファイバリンクからのデータを受信し、他方のタ
イプのＴＳＩは、光ファイバリンク上にデータを送信す
る。あるＴＳＩペア内において、各ＴＳＩは、相互接続
光ファイバリンクへのデータの交換を遂行する。命名を
簡単にするために、ＴＳＩのこれら２つのタイプは、以
降、送信ＴＳＩおよび受信ＴＳＩと呼ばれる。これらＴ
ＳＩの各ペアは、他のＴＳＩのペアによって受信される
全てのビットへのアクセスを持つ。これは、ＴＳＩ間の
パスリンクを利用することによって達成され、このパス
リンクは、サブラック１１０〜１３０とBSSU１２０とを
相互接続する８個の光ファイバリンクから受信されるデ
ータビットを循環させることを可能にする。パスリンク
グループ２１８は、１６個のパスリンク、つまり、パス
リンク２１９〜２２１から構成される。各パスリンク
は、４ビットから構成される。各ＴＳＩのペアは、相互
接続された光ファイバリンクから受信されるデータを２
個のパスリンクに送信する。例えば、ＴＳＩ２０６は、
光トランシーバ２０１から受信されるデータを、パスリ
ンク２１９と２２０に送信する。ＴＳＩ２０６と２０７
のペアは、光トランシーバ２０２〜２０４に終端する他
の光ファイバと関連するデータを、パスリンクグループ
２１８の残りの１４個のパスリンク上に受信する。図３
との関連で後に述べるように、このＴＳＩペアの内の受
信ＴＳＩは、光トランシーバからの入りデータを、８ビ
ットデータ流に編成する。例えば、ＴＳＩ２０６は、光
トランシーバ２０１から受信されるデータに応答して、
これらデータを、８個のデータビット流に編成し、これ
らを、ＴＳＩ２０６によってパスリンク２１９と２２０
に送信する。これら８個のデータビット流の各々は、４
個のSTM-1リンクからのデータを含む。ＴＳＩ２０６は
各データビット流のこれら８ビットを、これらがＴＳＩ
２０７〜２１４を通過した後に、再び受信する。ＴＳＩ
２０６は、このデータビット流の循環をこの時点で止め
る。

【００１４】各ＴＳＩは、BSSU１２０に向う全ての入り
データビット流から４個のデータビット流を抽出する。
受信ＴＳＩは、この抽出の結果を送信ＴＳＩに送信す
る。各ＴＳＩは、各データビット流に関してフルＳＤＨ
交換を遂行するが、ここで、各データビット流は、４個
のSTM-1リンクからのデータを含む。例えば、ＴＳＩ２
０６は、入りデータビットから交換したビットを、ペア
リンク２２２を介して、ＴＳＩ２０７に送信する。ＴＳ
Ｉ２０７は、ペアリンク２２２上にこうして受信される
４個のビットと、各クロックサイクルにおいて自身が交
換した４個のビットから、単一のビット流を形成し、こ
れを光トランシーバ２０１に送信する。光トランシーバ
２０１は、このデータビット流をリンク１０８上に送信
する。

【００１５】ＰＬＬ２２４は、光ファイバリンク１０４
上の入り情報から必要なタイミング情報を取出し、BSSU
１２０内のタイミングを生成する。回路２１６は、光フ
ァイバリンク１０４から受信される制御情報を、ポート
コントローラに送られるべき情報と、BSSU１２０の動作
を制御するために用いるための情報とに分離する。これ
ら両方のタイプの情報が、制御バス２２３の異なるビッ
ト位置に置かれる。同様に、ＴＳＩによってポートコン
トローラから相互接続された光ファイバリンクを介して
受信される制御情報が、制御バス２２３上に置かれる。
回路２１６は、こうして受信された制御情報を制御バス
２２３から抽出し、これを、光ファイバリンク１０４を
用いてスイッチコントローラ１０１に送られるＳＤＨの
列に結合する。

【００１６】次に、図３に示す受信ＴＳＩ２０６につい
て説明する。他の受信ＴＳＩの設計もこれと同一であ
る。データ回路３０１は、光トランシーバ２０１から情
報を受信し、受信されたデータのタイミングとＴＳＩ２
０６の内のタイミングとを一致させるために必要な弾性
メモリ機能とタイミングの回復を提供する。当業者にお
いては、データ回路３０１のこれら機能をどのように提
供するかは容易に理解できるものである。データ回路３
０１は、直列ビット流を受信し、これらを８個のより低
速のビット流に編成し、これらを、バス３００を用いて
セレクタ３０３〜３０７に向けて送信する。全部で１６
個のセレクタが存在する。これら８個の低速ビット流の
各々は、４個のSTM-1リンクからのデータを含む。各セ
レクタは、バス３００からの４個のビットか、あるいは
パスリンクグループ２１８のパスリンクからの４個のビ
ットを選択する。これらセレクタは、バス３０８上に受
信されるＴＳＩアドレスに応答するセレクタコントロー
ル３０９によって制御される。このＴＳＩアドレスは、
各ＴＳＩに対して永久的なものである。ある受信ＴＳＩ
内では、任意の時間において、たった２個のセレクタの
みが、データ回路からのビットを選択する。ＴＳＩ２０
６についてのこの例においては、セレクタコントロール
３０９は、データ回路３０１から８個のビットを選択
し、セレクタ３０３と３０４に出力する。残りのセレク
タは各々、パスリンクグループ２１８からの４個のビッ
トを選択する。例えば、セレクタ３０７は、パスリンク
２２１上の送られる４個のビットを受信する。セレクタ
３０３〜３０７の出力は、パスフォワード出力回路３１
１〜３１４と、遅延回路３１６〜３１９に送られる。パ
スフォワード出力回路３１１〜３１４の出力は、パスリ
ンクに送られ、これらによってＴＳＩ２０７に向うパス
リンクグループ３０２が構成される。ＴＳＩ２０７は、
パスフォワード出力回路３１２から受信されるこれら４
個のビットに応答して、ＴＳＩ２０６の遅延回路３１６
に対して後に説明されるのと同一の遅延機能を遂行す
る。データ回路３０１は、また、ポートコントローラか
ら光ファイバリンク１０４を用いてスイッチコントロー
ラ１０１に送信されることを意図される制御情報を抽出
する。この制御情報は、制御バス２２３に挿入され、図
２の回路２１６によって、光ファイバリンク１０４上に
伝送されている情報内に適当に結合される。

【００１７】遅延回路３１６〜３１９の機能は、データ
回路３０１から受信される８個のビットと、パスリンク
グループ２１８からの受信される残りの５６個のビット
とを正しく整合させることにある。これは、図２のＴＳ
Ｉ２０８によって受信され、その後、ＴＳＩ２０９〜２
１４を介してＴＳＩ２０６に送られる８個のビットが、
データ回路３０１がセレクタ３０３と３０４に送信して
いるデータに対して１５回の内部クロックサイクルだけ
遅れるために必要となる。各遅延ブロックに必要な遅延
の量は、図２における特定のＴＳＩの他のＴＳＩに対す
る位置に依存するために、ＴＳＩアドレスが遅延回路３
１６〜３１９を制御するためにも用いられる。

【００１８】遅延回路３１６〜３１９の出力は、ＴＳＩ
ブロック３１２〜３２４から構成されるＴＳＩグループ
３２０に供給される。図３では、図面を簡素化するため
に、各遅延回路から来る４個のビットの各々が、ＴＳＩ
グループ３２０を構成するＴＳＩブロック３２１〜３２
４の各々に接続されることは示されていない。ＴＳＩブ
ロック３２１〜３２４の各々は、これら６４個の入りビ
ットに応答して、タイムスロットインタチェンジ機能を
遂行し、１ビットを、出力回路３２６〜３２９の内の関
連する出力回路に出力する。例えば、ＴＳＩブロック３
２１は、交換したビットを、出力回路３２６に出力す
る。出力回路３２６〜３２９は、これらの４個のビット
を、ペアリンク２２２を介して、ＴＳＩ２０７に送信す
る。これら４個のビットは、ＴＳＩ２０７の交換出力で
ある４個のビットと結合される。ＴＳＩ２０７は、こう
して結合されたビットを、光トランシーバ２０１を介し
てリンク１０８に送信する。

【００１９】図４は、ＴＳＩ２０７を示す。遅延ボック
ス４０２〜４０６は、図３の遅延ブロック３１６〜３１
９と同一の機能を遂行する。ＴＳＩブロック４１１〜４
１４は、図３のＴＳＩブロック３２１〜３２４と同一の
機能を遂行する。パスフォワードブロック４０７〜４１
０は、図３のパスフォワードブロック３１１〜３１４と
同一の機能を遂行する。当業者においては容易に理解で
きるように、図３と図４のＴＳＩは、一つの共通の集積
回路として、単に、その回路が受信ＴＳＩとして用いら
れるか、送信ＴＳＩとして用いられるか応じて不要な部
分を不能にすることも可能である。この選択は、ＴＳＩ
アドレス内の情報に基づいて行なうことも可能である。
データ回路４０１は、ＴＳＩブロック４１１〜４１４か
らの出力と、ＴＳＩ２０６からペアリンク２２２を介し
て受信される４個のビットとに応答して、適切なフレー
ム編成を遂行し、これを光ファイバリンク１０８上に送
信する。加えて、データ回路４０１は、図２の回路２１
６によって分離され、制御バス２２３上に置かれた制御
情報を、当分野において周知の方法を用いて、光ファイ
バリンク１０８上をBSIU１１１に向けて送信されている
情報に結合する。

【００２０】図５は、図３のＴＳＩブロック３２１をブ
ロック形式にて示す。図３のＴＳＩブロック３２２〜３
２４と、ＴＳＩブロック４１１〜４１４は同一の設計を
持つ。各クロックサイクルにおいて、遅延ブロック３１
６〜３１９によって生成された６４個の情報のビット
が、タイムスロットカウンタ５０１のアドレス制御下で
ジュアルポートメモリ５０２にロードされる。４回のク
ロックサイクルで、図１の２５６個の全てのSTM-1リン
クからの１ビットのデータが、ジュアルポートメモリ５
０２にロードされる。タイムスロットカウンタ５０１
は、各タイムスロットにおいて、０に戻るまで増分し、
その後、上に向けて増分を継続する。カウンタ５０１
は、BSSU１２０によって受信される各マルチフレームに
対して１回サイクルする。タイムスロットＲＡＭ５０３
の内容は、スイッチコントローラ１０１から光ファイバ
リンク１０４を介してBSSU１２０に送られ、制御バス２
２３から受信される情報によってセットされる。この情
報をTSI RAM５０３にロードする方法は当分野において
周知である。TSI RAM５０３内の各ワードは、各タイム
スロットにおいて、ジュアルポートメモリ５０２に格納
された６４個の入力ビットのワードのどれを選択すべき
か定義する。TSI RAM５０３の制御下で、ＲＯＭ５０６
は、固定パターン信号生成動作を遂行する。TSI RAM５
０３とＲＯＭ５０６の内容によってフルＳＤＨ交換機能
が実現される。ジュアルポートメモリ５０２からの選択
された６４個のビットと、セレクタ５０８からの１個の
ビットがセレクタ５０４に送られる。セレクタ５０４
は、TSI RAM５０３からのワードの一部分の制御下で、
これら６５個のビットの中から、１個のビットを選択
し、１個のビットを、図３の出力回路３２６に向うリン
ク３３０に送信する。ＲＯＭ５０６は、８個のビット
を、ケーブル５０７上にセレクタ５０８に向けて出力す
る。セレクタ５０８は、ＲＯＭ５０６がデータ源である
場合は、バス２２３上の制御ビットに応答して、これら
８個のビットの一つを選択して、セレクタ５０４に送信
する。

【００２１】任意の時点において、図２のＴＳＩ２０６
〜２１４の各々ＴＳＩブロックが同一の情報を持ち、任
意の特定のSTM-1リンクからの出力情報を全てのSTM-1リ
ンクに出力できるために、BSSU１２０内でフルブロード
キャスト交換能力が実現される。こうして、BSSU１２０
〜１２９は、一体となって、これらSTM-1リンクの全て
のビットのフルブロードキャスト能力を提供する。さら
に、任意の個数のSTM-1リンクから残りのSTM-1へのフル
ブロードキャストから部分的ブロードキャスト能力に至
るまでの任意の組合せを提供することが可能である。長
所として、この能力が、BSSU１２０〜１２９によって遂
行される機能を個々のビットスライスにビットスライシ
ングすることによって可能とされる。

【００２２】ブロードキャスト能力との関連で、各STM-
1リンクによって６３個のＥｌトランクに相当するもの
が運ばれることに注意する。ＳＤＨ交換プロトコルによ
って交換することが可能なデータの最小の単位は、Ｅｌ
トランクであるが、これは、１つの入りＥ１トランク
を、全ての他の出Ｅ１トランクに交換できることを意味
する。１つのＥ１トランクは、１６，１２７個の他のＥ
１トランクに交換することができるために、これは、大
きなブロードキャスト能力を提供する。

【００２３】当業者においては容易に理解できるよう
に、この実施例は、ＳＤＨスイッチング機能を遂行する
ための交換について開示するが、入りリンクに関して他
のプロトコルスイッチングを遂行することも可能であ
る。

【００２４】次に、タイミング情報を、スイッチコント
ローラ１０１からポートコントローラに運ぶ方法につい
て説明する。各ポートコントローラは、スイッチコント
ローラ１０１からのタイミング情報を受信するために用
いることができる１０個の経路を持つ。図６は、これら
経路をポートコントローラ１１６に関して示す。図６
は、スイッチコントローラ１０１のビットスライスコン
トロール（ＢＳＣ）６０２からサブラック１１０内のポ
ートコントローラ１１６のデジタルタイミングユニット
（ＤＴＵ）６０３に向うタイミング路を示す。他のサブ
ラックも類似するＤＴＵを含む。ＢＳＣ６０２は、シス
テムタイミングユニット（ＳＴＵ）６０１からタイミン
グ情報を受信する。ＢＳＣ６０２は、このタイミング情
報を、制御情報に埋め込んで、リンク、例えば、リンク
１０４を介してBSSU送信する。デジタル位相ループ（DP
LL）コントローラ６０８は、BSIU、例えば、BSIU１１１
と協力して、BSIU１１１〜BSIU１１５に接続されたリン
クから回復されるこのタイミング情報に応答して、周知
の方法を用いて、ローカル発振器６０５に対する調節信
号を生成する。この調節によって、ローカル発振器６０
５の出力は、システム周波数を定義するサブラックコン
トローラ１０１のＳＴＵ６０１に位相および周波数を同
期される。

【００２５】この動作を遂行するために、デジタル位相
ループ（DPLL）コントローラ６０８は、BSIU１１１〜１
１５によって受信される位相および周波数の情報の差を
平均化する。DPLLコントローラは、この差の平均に関す
る情報を発振器調節回路６０６に供給し、発振器調節回
路６０６は、この情報を用いてローカル発振器６０５の
出力を制御する。後に説明するように、ＢＳＣ６０２と
BSSU１２０〜１２９との間の伝送は共通の時間ベースに
基づいて行なわれるが、それでも、位相および周波数の
情報がBSIUによって抽出されるまでの間に、ＤＴＵ６０
３に向う経路の各々において一連のＰＬＬが用いられる
ために、これら経路上に位相ノイズが発生する。

【００２６】図６に示すように、BSSU１２０は、リンク
１０４上に送信される制御情報に応答して、最初に、RP
LL６２３を用いて、リンク１０４上に送信される周波数
を回復し、この情報を、弾性メモリに格納する。BSSU１
２０は、内部タイミングの目的で、ＰＬＬ２２４を用い
て、タイミング情報を生成する。このデータは、データ
回路４０１に出力を供給するTPLL６２１によって生成さ
れるタイミングを利用してリンク１０８に出力される。
このように、BSSU１２０は、３個のＰＬＬを直列に用る
ために、基本システムタイミングに幾らかのジッタが導
入される。

【００２７】リンク１０８上に送信されたデータは、次
に、RPLL６２３と類似するRPLLを用いるフレーマ６１１
によってフレーム化される。フレーマ６１１は、リンク
１０８上に送信されるデータを回復し、これを、弾性メ
モリ書込みカウンタ６１２によって生成されるアドレス
を利用して、弾性メモリ６１４に書き込む。ここで、フ
レーマ６１１は、リンク１０８上に送信される単一のビ
ット流を、８個のより低速な並列のビット流に変換し、
これを弾性メモリ６１４に格納することに注意する。弾
性メモリ６１４に格納されたビット流の各々からグルー
プのデータが形成され、これらが、サブラック１１０に
相互接続された４個のSTM-1リンク上に送信される。読
出しにおいては、スイッチ６１６は、弾性メモリ６１４
に格納されたデータ流の各々から、個々のSTM-1リンク
に向けられるべきデータを分離し、この情報を、適当な
ポートユニット、例えば、サブラック１１０内のポート
ユニット１１７に送信する。これらデータ流は、ケーブ
ル６２６を介して、個々のポートユニットに送信され
る。この情報は、弾性メモリ６１４から、弾性メモリ読
出しカウンタ６１７の制御下で読み出される。

【００２８】送信機６１５は、データを送信する点が異
なることを除いて、上述の要素６１２〜６１７によって
遂行されるのと類似の動作を遂行する。送信機６１５
は、ポートユニット、例えば、図１のポートユニット１
１７から受信される個々のSTM-1リンクからの出力に応
答する。図８に示すように、スイッチ８１７は、STM-1
リンクから受信フレーマ８０３を介して受信された情報
を、対応する個々のデータビット流に分離した後に、BS
IUの各々に向けて送信する。例えば、送信器６１５は、
１個のこのようなデータビット流を、リード８１７を介
して受信するが、このリード８１７は、ケーブル６２７
の一部分である。送信機６１５は、ケーブル６２７から
受信されるこのビット流に応答して、これらを、各々の
ビット流が４個のSTM-1リンクからのデータを含む８個
のビット流に編成する。この情報が、ケーブル６２８を
介してフレーマ６１１に送られる。フレーマ６１１はこ
れに応答して、この情報を、タイミング信号発生器６０
４から受信されるシステムＭＦＳ信号およびクロック信
号を利用して、双向性光リンク１０８上に送信する。送
信器６１５は、この情報を、フレーマ６１１に、タイミ
ング信号発生器６０４から受信されるタイミング情報を
利用して送信する。フレーマ６１１は、この情報を、光
ファイバリンク１０８を介して、BSSU１２０のデータ回
路４０１に中継する。データ回路４０１は、弾性メモリ
６１４と類似する弾性メモリを利用して、送信器６１５
から受信されたこの情報を、ＰＬＬ２２４によって生成
されるタイミング情報と同期して送信する。後に説明す
るように、各ポートユニットは、ＢＳＣ６０２の制御下
で、STM-1リンク上の入りビット位置の各々がどのBSIU
に向けて送信されるべきかの決定を行なう。

【００２９】ＢＳＣ６０２からBSSUを介して送信される
制御情報は、BSIUのフレーマ、例えば、フレーマ６１１
によって分離された後に、ＤＴＵ６０３の制御情報受信
機６３１に送信される。制御情報受信機６３１は、BSIU
１１１〜１１５の大多数からの同一の制御情報を選択す
る。制御情報受信機６３１は、DPLLコントローラ６０８
に向けられた制御情報を分離して、この情報を、DPLLコ
ントローラ６０８に向うケーブル６３２上に出力する。
制御情報受信機６３１は、接続されたSTM-1リンクのど
のビット位置が個々のポートユニットによってBSIU１１
１〜１１５に送信されるべきかの指定を制御する制御情
報を抽出し、この制御情報が、ケーブル６３３を介して
各ポートユニットに送信される。長所として、複数の制
御情報路が用いられるために、制御情報受信機６３１の
ような単純なハードウエア回路を用いて最終的な制御情
報を決定することが可能となり、これは新たな制御情報
に対する迅速な応答を可能にする。

【００３０】弾性メモリ６１４の目的は、リンク１０８
から受信されるデータを緩衝し、このデータを弾性メモ
リ６１４からサブラック内の他のBSIU内の対応する要素
と同期して読出し、これを適当なポートユニットに送信
できるようにすることにある。弾性メモリ書込みカウン
タ６１２は、フレーマ６１１からリード６１８上に受信
されるクロック信号、およびリード６１９上に送信され
るシステムのマルチフレーミングストローブ（ＭＦＳ）
信号によって生成される周波数によって制御される。フ
レーマ６１１は、これら２つの信号を、リンク１０８上
に送信されるデータ内に埋め込まれたタイミング情報か
ら回復する。システムのＭＦＳ信号は、リンク１０８上
を送信されるデータの各マルチフレームの開始を定義
し、クロック信号は、フレーマ６１１の速度を定義す
る。つまり、フレーマ６１１は、この速度にて、弾性メ
モリ６１４に書込まれる８個の並列なデータ流の各々に
対する新たなビットを供給する。リンク１０８からのシ
ステムのＭＦＳ信号は、弾性メモリ書込みカウンタ６１
２がいつ零になるべきかを定義する。同様に、弾性メモ
リ読出しカウンタ６１７は、ＤＴＵ６０３のタイミング
信号発生器６０４からリード６３８上に送信されるＭＦ
Ｓ信号、およびリード６３９上に送信されるクロック信
号によって制御される。タイミング信号発生器６０４
は、ローカル発振器６０５の出力によって制御される。
ローカル発振器６０５によって生成される周波数および
位相と、スイッチコントローラ１０１のＢＳＣ６０２に
よって利用される発振器の周波数および位相が長期間に
渡って同一である場合は、弾性メモリ書込みカウンタ６
１２の内容は、一例として、リード６３８上のＭＦＳ信
号によって弾性メモリ読出しカウンタ６１７が零にセッ
トされたとき、最大カウント値の半分となる。この機能
は、DPLLコントローラ６０８によって遂行される。弾性
メモリ書込みカウンタ６１２と、弾性メモリ読出しカウ
ンタ６１７の内容のこの差は、ＤＴＵ６０３によって利
用される周波数と、スイッチコントローラ１０１のＢＳ
Ｃ６０２によって利用されるシステム周波数との間の変
動を許容するように設計される。

【００３１】次に、DPLLコントローラ６０８によって、
ローカル発振器６０５の周波数がどのように調節される
かをより詳細に説明する。サブラックのＭＦＳ信号が発
生した瞬間に、弾性書込みカウンタ６１２の内容が、差
ラッチ６１３内に格納される。BSIU１１２〜１１５は、
各々、差ラッチ６１３に類似するラッチを持つ。DPLLコ
ントローラ６０８は、サブラックのＭＦＳ信号に応答し
て、これら各ラッチの内容を読み出す。DPLLコントロー
ラ６０８は、次に、各ラッチの内容から、一例として、
弾性書込みカウンタ６１２に格納することが可能な最大
値の半分を減ずる。結果としてのBSIU１１１〜１１５の
各々に対する数値によって、ローカル発振器６０５の位
相と、個々のBSIUによって関連するBSSUからの入りリン
クを介して回復されるシステム周波数の位相との差が定
義される。DPLLコントローラ６０８は、こうして得られ
る結果としての数値に応答して、図７に示す動作を遂行
する。

【００３２】図７は、図６に示すＤＴＵ６０３のDPLLコ
ントローラ６０８によって、ローカル発振器６０５の周
波数を調節するために遂行されるステップを流れ図にて
示す。動作は、開始ブロック７０１から開始され、判定
ブロック７０２において、ローカル発振器６０５の周波
数を調節するための計算を遂行するための時間期間が経
過したか否か決定する。好ましくは、この時間期間は、
１ミリ秒とされる。答えが否定である場合は、判定ブロ
ック７０２が反復される。判定ブロック７０２における
答えが肯定である場合は、ブロック７０３において、有
効リスト内にリストされている最初のBSIUを選択する。
この有効リストは、前にタイミングが正しいと決定され
たBSIUを定義する。次に、ブロック７０４において、選
択されたBSIUと関連するエラー情報を読み出す。このエ
ラー情報は選択されたBSIUのフレーマ、例えば、BSIU１
１１のフレーマ６１１から得られる。次に、判定ブロッ
ク７０６において、選択されたBSIUと関連するBSSUとを
相互接続するリンク上にリンクエラーが検出されたか決
定する。答えが肯定である場合、つまり、リンクエラー
が検出された場合は、制御は、ブロック７０９に渡さ
れ、ここで、選択されたBSIUを有効リストから削除す
る。ブロック７０９の実行の後、制御は、判定ブロック
７１２に渡されるが、この動作については、この段落の
後の箇所で説明する。判定ブロック７０６に戻り、答え
が否定である場合は、判定ブロック７０８において、関
連するBSSUからの情報が関連するBSSUの内部エラーを示
すか否か決定する。このエラー情報もフレーマ６１１か
ら得られる。判定ブロック７０８における答えが肯定で
ある場合は、制御はブロック７０９に渡されるが、この
動作については上で説明した通りである。判定ブロック
７０８における答えが否定である場合は、ブロック７１
１において、選択されたBSIUの差ラッチ、例えば、差ラ
ッチ６１３からの数値を、この値から弾性メモリ書込み
カウンタの最大カウンタの半分を減じた後に、合計に加
え、これを後の使用のために維持する。ブロック７１１
の実行の後に、判定ブロック７１２において、有効リス
トに別のBSIUが存在するか否か決定する。答えが肯定で
ある場合は、そのBSIUを選択し、制御は、判定ブロック
７１２からブロック７０４に渡される。

【００３３】判定ブロック７１２に戻り、答えが否定で
ある場合は、判定ブロック７１３において、計算された
合計を、検証されたBSIUの数で割ることで、検証された
複数のBSIUの複数のラッチからの情報の平均を計算す
る。上の数値は両者ともブロック７１１において計算さ
れたものである。この平均値の使用は、無相関ノイズが
使用可能なソースの数が増加すると減少するという事実
を利用するものである。次に、ブロック７１４におい
て、この平均値を利用して、当分野において周知の方法
を用いて調節値を計算し、この調節値を発振器調節回
路、例えば、発振器調節回路６０６に送信する。制御
は、次に、判定ブロック７１６に渡される。

【００３４】判定ブロック７１６において、有効リスト
内のBSIUに関する統計的スクリーニングテストを遂行す
るための時間が経過したか否か決定する。答えが否定で
ある場合は、制御は、判定ブロック７０２に戻される。
この統計的スクリーニングは、好ましくは、１０ミリ秒
毎に遂行される。ただし、当業者においては容易に理解
できるように、この統計的スクリーニングは、これとは
異なる間隔にて遂行することも可能である。判定ブロッ
ク７１６における答えが肯定である場合、ブロック７１
７において、最初のBSIUを選択する。これは、好ましく
は、BSIU１１１とされる。次に判定ブロック７１８にお
いて、平均の標準偏差を計算し、選択したBSIUの差ラッ
チから読み出された値が、ブロック７１３において計算
した平均値からの標準偏差以内であるか否か決定する。
判定ブロック７１８における答えが否定である場合は、
選択したBSIUを有効リストから削除し、その後、制御
は、判定ブロック７２２に渡される。判定ブロック７１
８に戻り、答えが肯定である場合は、判定ブロック７１
９において、選択したBSIUを有効リストに追加し、その
後、制御は、判定ブロック７２２に渡される。判定ブロ
ック７２２において、統計的にスクリーニングされるべ
き別のBSIUが存在するか否か決定する。説明中の例で
は、スクリーニングされるべき最後のBSIUは、BSIU１１
５である。判定ブロック７２２における答えが肯定であ
る場合は、ブロック７２３において次のBSIUを選択し、
その後、制御は、判定ブロック７１８に戻される。判定
ブロック７２２の答えが否定である場合は、制御は判定
ブロック７０２に戻される。

【００３５】図７の説明は、関連するBSSUからの光ファ
イバリンクから、ローカル発振器６０５に対する調節値
を計算するために利用できる十分に安定な周波数を回復
するBSIUを選択することとの関連で行なわれた。ただ
し、当業者においては、実際に選択されるのは、例え
ば、BSIU１１１との関連で述べると、BSSU１２０、光フ
ァイバリンク１０８、およびポートユニット１１７から
構成される経路であることを理解できるものである。つ
まり、選択され、検証されるのは、BSIU１１１からＢＳ
Ｃ６０２に至るこの経路である。

【００３６】図８は、ポートユニット１１７を示す。他
のポートユニットも類似する設計を持つ。データは、ST
M-1リンク１０３上に、ＰＬＬ８０２のタイミングの制
御下で、ＤＴＵ６０３のタイミング信号発生器６０４か
らリード８１３上に送信されるSTM-1クロック信号を利
用して送信される。図８には、トランシーバは示されな
いが、これは、当業者においては周知である。また、こ
の送信は、周知の方法を用いて行なわれる。STM-1リン
ク１０３からの入りデータについては、受信機フレーマ
８０３によってフレーム化される。

【００３７】図８での関心事は、ポートユニット１１７
を用いて、どのようにして、遠隔位相検出を遂行し、Ｓ
ＴＵ６０１を、位相および周波数において、STM-1リン
ク１０３にロックするかの方法である。リンク周波数
が、受信フレーマ８０３によって回復され、アンチエイ
リアシングＰＬＬ(anti-aliasing PLL)８０４に送信さ
れる。ＰＬＬ８０４は、５０Ｈｚのローパス位相伝達関
数を持ち、結果としてのろ波された信号を、デジタルク
ロック信号として、カウンタ８０５に送信する。加え
て、ＰＬＬ８０４は、ケーブル８１１を介して、遠隔位
相コントローラ８０９に向けて入りリンク上に過剰なジ
ッタあるいはクロックの損失が存在するか否かの情報を
送信する。カウンタ８０５は、フリーラニングカウンタ
であり、単に、カウントアップした後に、零に戻る。カ
ウンタ８０５の出力は、タイミング信号発生器６０４か
らリード６３８を介して受信されるＭＦＳ信号の制御下
で、ラッチ８０６内に格納される。このＭＦＳ信号は、
５００ミリ秒間隔で発生し、図６のリード６３８上に送
信される。SUB-MFS信号は、１７の倍数を減じた信号で
あり、リード８１２上に送信される。先にラッチ８０６
に格納されたデータが、ＭＦＳ信号によるクロックによ
って、ラッチ８０７に格納される。減算器８０８は、ラ
ッチ８０６とラッチ８０７の内容間の差を計算する。ラ
ッチ８０６とラッチ８０７との間のこの差は、この最後
のＭＦＳ間隔において発生した入力クロック期間の数を
表す。次に、期待される差値が、遠隔位相コントローラ
８０９によって送信されるべきビットの数から減じられ
る。この期待される差値は、ＳＴＵ６０１と、ＳＴＵ６
０１がそれに対して同期を試みているSTM-1リンクと
が、完全に同期している場合に期待されるクロック期間
の数である。次に、この期待される差値が、減算器８０
８によって、ラッチ８０６とラット８０７の内容の差値
から引かれ、結果として、最終的な差値が得られる。次
に、この最終的な差値を用いて、リンク周波数と図６の
ローカル発振器６０５によって生成される周波数との間
の５００マイクロ秒間隔における位相の増分差が表され
る。ローカル発振器６０５の周波数は、基本的には、Ｓ
ＴＵ６０１によって生成されるシステム周波数であっ
て、このシステム周波数が図１のシステムのタイミング
を取るために利用されるために、この最終的な差値は、
１ＭＦＳ間隔におけるリンク周波数とシステム周波数と
の間の差を表す。この最終的な差値が、ＳＴＵ６０１に
送られ、ＳＴＵ６０１は、この差値を用いて、システム
周波数を、システム周波数がリンク周波数と位相および
周波数において一致するまで調節する。

【００３８】遠隔位相コントローラ８０９は、各ＭＦＳ
信号が発生する度に遠隔位相メッセージを編成する。こ
の遠隔位相メッセージは、減算器８０８から送られる現
在の差値と、最後の１６回の計算において発生した差値
の合計（差値の総和とも呼ばれる）とから成る。当業者
においては容易に理解できるように、この差値の合計
を、最後の１６回の計算の総和とは異なる方法で計算す
ることも可能である。例えば、２回の計算を表す差値の
合計を用いることも可能である。さらに、当業者におい
ては容易に理解できるように、各ＭＦＳ信号が発生する
に度に、複数の差値の合計を遠隔位相メッセージに入れ
て送信することも可能である。さらに、このメッセージ
に、ＰＬＬ８０４からケーブル８１１を介して送信され
る情報、並びに、カウンタ８１０の内容を付加すること
も考えられる。カウンタ８１０は、１６までカウントし
た後に零にリセットされる単純な二進カウンタであり、
カウンタ８１０の内容は、遠隔位相コントローラ８０９
によって生成された遠隔位相メッセージのシーケンスを
定義する。この遠隔位相メッセージは、図６のＤＴＵ６
０３のDPLLコントローラ６０８に送信される。各ポート
ユニットは、別個の類似する遠隔位相メッセージを、DP
LLコントローラ６０８に送信する。DPLLコントローラ６
０８は、ＳＴＵ６０１から前に受信したメッセージの制
御下で、一例として、０、１あるいは２個のこれら遠隔
位相メッセージを選択し、こうして選択した遠隔位相メ
ッセージを、BSIU１１１〜１１５およびBSSU１２０〜１
２９の各々を介してＳＴＵ６０１に送信する。ある任意
の時間において、ＳＴＵ６０１は、一つのポートユニッ
トからの遠隔位相メッセージのみを用いる。長所とし
て、ＳＴＵ６０１は、任意の時間において、各サブラッ
クから２個の遠隔位相メッセージを選択することがで
き、全体しては、最大で、１６個までの遠隔位相メッセ
ージを選択することができる。当業者においては容易に
理解できるように、この能力は、ＳＴＵ６０１が多くの
タイプの同期動作を遂行することを可能にする。ＳＴＵ
６０１は、最も正確な周波数の精度を持つことが示され
たSTM-1リンクに基づいて基準の選択を行なう。この柔
軟性は、ＳＴＵ６０１が、図１に示すシステム上に終端
する２５６個のSTM-1リンクの任意の一つをそれに対し
てシステム周波数を同期するためのリンクとして選択す
ることを可能にする。

【００３９】ポートユニット１１７によってSTM-1リン
ク１０３から受信されるデータは、最初、受信フレーマ
８０３によってフレーム化される。受信フレーマ８０３
は、弾性メモリ６１４の機能およびこれと関連する書込
みおよび読出しカウンタの機能を含むことに注意する。
この情報は、フレーマ８０３の弾性メモリからが読み出
され、８個のビットが並列にスイッチ８１４に送信され
る。スイッチ８１４は、ケーブル６３３上に受信される
制御情報受信機６３１からのビットスライス制御情報に
応答して、ビット流を編成し、これを、BSIU１１１〜１
１５に向うケーブル上に送信する。例えば、BSIU１１１
がデータを交換するために用いられている場合は、１個
のビット流を、導線８１７を介して、BSIU１１１に送信
する。

【００４０】STM-1リンク１０３上に送信されるべきデ
ータは、スイッチ８１６によって、アクティブにデータ
を交換しているBSIU１１１〜１１５の各々から受信され
る。例えば、スイッチ８１６は、スイッチ６１６から導
線６２９を介して、STM-1リンクの１個のビット位置に
対するビットを受信する。制御情報受信機６３１から
ケーブル６３３を介して受信される制御情報に応答し
て、スイッチ８１６は、入りコネクタ上に受信される
ビット位置を適当なビット位置に配列し、これによっ
て、これらビットが、ケーブル８１８を介して並列に送
信フレーマ８０１に送信されるビット上の適当な位置を
取るようにする。ケーブル８１８は、８個のビットを、
並列に運ぶ。送信フレーマ８０１は、各サイクルにおい
て受信される８個の入りビットに応答して、これらビッ
トを一つの直列ビット流に編成し、STM-1リンク１０３
上に送信する。

【００４１】図９は、図６のＳＴＵ６０１をより詳細に
示す。遠隔位相コントローラ、例えば、図８の遠隔位相
コントローラ８０９によって送信された遠隔位相メッセ
ージは、最初、図６のＢＳＣ６０２によって受信され、
次に、ＳＴＵ６０１に送信される。DPLLコントローラ９
０１は、選択されたポートユニットからの遠隔位相メッ
セージに応答して、発振器調節回路９０３を介して、ロ
ーカル発振器９０４の位相を制御する。ローカル発振器
９０４は、精密発振器９０５および選択されたSTM-1リ
ンクに合わせて調節される。DPPLコントローラ９０１に
よってローカル発振器９０４を調節を遂行するために利
用されるアルゴリズムは、当業者においては周知であ
り、例えば、合衆国特許第5,483,201号において開示さ
れている。このため、詳細についてはこれを参照された
い。ローカル発振器９０４の出力を利用して、タイミン
グ信号発生器９０６が駆動され、タイミング信号発生器
９０６は、システムタイミングを、ＢＳＣ６０２に供給
する。

【００４２】図１０は、ＳＴＵ６０１の代替実施例を示
す。この実施例においては、要素１００１〜１００５
は、タイミング信号発生器１００６にシステム周波数を
供給する点では、図９の要素９０１〜９０５と同一に機
能する。図９のＳＴＵ６０１の第１の実施例と同様に、
DPLLコントローラ１００１は、選択されたポートユニッ
トからの遠隔位相メッセージに応答して、ローカル発振
器１００４を制御する。ただし、ここでは、加えて、図
１に示すシステムと共にもう一つの外部交換システムが
設置され、この交換システムは、システム周波数を、ST
M-1リンクの別の一つから派生する。タイミング信号発
生器１００６の周波数および位相は、下部の各ポートユ
ニット、例えば、ポートユニット１１７の所では正確で
ある。このため、ＳＴＵ６０１は、図１０のデジタルシ
ンセサイザ１０１２を利用し、遠隔位相コントローラ、
例えば、図８の遠隔位相コントローラ８０９によって生
成された遠隔位相メッセージを用いて、任意の与えられ
たSTM-1 リンクの周波数を再生することが可能である。
つまり、DPLLコントローラ１００１は、遠隔位相コント
ローラからの遠隔位相メッセージに応答して、ケーブル
１０１１を介して、デジタルシンセサイザ１０１２を制
御し、これによって、タイミング信号発生器１００６か
らアナログＰＬＬ１００８に送信することが許されるパ
ルスの数を制御する。アナログＰＬＬ１００８は、この
入りパルスに応答して、選択されたSTM-1リンクの周波
数および位相を表すフィルタリングされた高度に正確な
信号であるアナログ信号を再生する。次に、このアナロ
グ信号が外部交換システムに送信される。

【００４３】図１１は、図１０の要素によって生成され
る信号を示す。ライン１１０１は、タイミング信号発生
器１００６によってリード１００７上に出力される周波
数信号を示す。ライン周波数信号の周波数および位相
と、タイミング信号発生器１００６によってリード１０
０７上に出力される周波数信号とが長期間に渡って一致
する場合は、デジタルシンセサイザ１０１２は、図１１
のライン１１０３上に示すようなパルスを継続的に出力
する。この結果、デジタルシンセサイザ１０１２は、タ
イミング信号発生器１００６からリード１００７上に受
信される６個のパルスに応答して、リード１００７上に
受信される６個のパルスに対して４個のパルスを、リー
ド１００９を介して、アナログＰＬＬ１００８に送信す
ることとなる。アナログＰＬＬ１００８は、これらパル
スに応答して、好ましくは、一つの２０４８ｋＨｚ信号
を生成し、これを外部交換システムに送信する。STT-1
リンクのライン周波数の方が、タイミング信号発生器１
００６の周波数より低い場合は、デジタルシンセサイザ
１０１２は、DPLLコントローラ１００１の制御下で、ラ
イン１１０２に示すように、６個のパルスに対して３個
のパルスを生成することでこの周波数の差を、アナログ
ＰＬＬ１００８の出力がSTM-1リンクの周波数および位
相に一致するまで調節する。反対に、ATM-1リンクの周
波数信号の方が、タイミング発生器１００６の周波数よ
り高い場合は、デジタルシンセサイザ１０１２は、DPLL
コントローラ１００１の制御下で、リード１００７上に
受信される入りパルスに応答して、ライン１１０４に示
すように６個のパルスに対して５個のパルスを送信す
る。アナログＰＬＬ１００８は、こうして増加された数
のパルスに応答して、外部交換システムに送信される信
号の周波数を増加させる。入力上に受信されるデジタル
パルスに応答して滑らかで安定したアナログ信号を生成
するためにアナログＰＬＬ１００８をどのように設計す
れば良いかは当業者においては周知である。

【００４４】図１２は、図１０のデジタルシンセサイザ
１０１２を詳細に示す。要素１２０１〜１２０５は、リ
ード１００７上にタイミング信号発生器１００６からの
クロックパルスを６個受信した後、再びサイクルを開始
するモジュロ６カウンタを形成する。これらモジュロ６
カウンタの設計および動作は、当業者においては周知で
あり、これらの詳細についてはここでは割愛する。図１
２に示す論理回路の全体的な動作を説明すると、フリッ
プフロップ１２１４がセットされている場合は、図１１
のライン１１０４によって示されるように、モジュロ６
カウンタの各サイクルにおいて、リード１００７上に受
信される６個のパルスに対して５個のパルスがゲート１
２２１と１２２２を介してリード１００９上に送信され
る。フリップフロップ１２１３がセットされており、フ
リップフロップ１２１４がセットされてない場合は、図
１１のライン１１０２によって示されるように、モジュ
ロ６カウンタの各サイクルにおいて、６個のパルスに対
して３個のパルスが、ライン１００７から、ゲート１２
２１と１２２２によってリード１００９に送信される。
フリップフロップ１２１４と１２１３の両方ともセット
されてない場合は、モジュロ６カウンタの各サイクルに
おいて、４個のパルスが、リード１００７からリード１
００９にゲート１２２１と１２２２によって送信され
る。ゲート１２１６〜１２１９は、モジュロ６カウンタ
の状態（フリップフロップ１２０１〜１２０３の出力）
に応答して、フリップフロップ１２２０を制御する。一
方、フリップフロップ１２２０は、ゲート１２２１を制
御することで、フリップフロップ１２１３と１２１４と
の関連で上に説明した動作を達成する。当業者において
は容易に理解できるように、要素１２１３〜１２２２の
動作と、これと関連してのフリップフロップ１２０１〜
１２０３の動作によってこれら動作が遂行される。

【００４５】モジュロ６カウンタの各サイクルにおい
て、フリップフロップ１２１４の状態はシフトレジスタ
１２１１の出力によって決定され、フリップフロップ１
２１３の状態はシフトレジスタ１２１２の出力によって
決定される。シフトレジスタ１２１１および１２１２
は、各々８個のビットを含む。これら８個のビットは、
DPLLコントローラ１００１からケーブル１０１１を介し
て受信されるデータ／ストロボ信号を介して、これらシ
フトレジスタに挿入される。シフトレジスタ１２１１に
ロードされるデータは、サブケーブル１２２５を介して
受信され、リード１２２３および１２２４上のストロボ
信号の制御下でロードされる。同様に、シフトレジスタ
１２１２にロードされるデータは、サブケーブル１２２
６を介して受信され、リード１２２３および１２２７上
に受信されるストロボ信号の制御下でシフトレジスタ１
２１２にロードされる。シフトレジスタ１２１１および
１２１２は、モジュロ６カウンタの各サイクルにおい
て、１度のみシフトされる。これらシフトレジスタ内部
のビットのシフトは、ゲート１２０６およびフリップフ
ロップ１２０７によって制御され、これにより、リード
１００７上のクロック信号が、これらシフトレジスタ
を、モジュロ６カウンタのサイクルの開始において、シ
フトすることが可能となる。

【００４６】図１３は、DPLLコントローラ１００１によ
ってデジタルシンセサイザ１０１２を制御する際に遂行
されるステップを流れ図にて示す。判定ブロック１３０
１において、デジタルシンセサイザ１０１２に送信する
調節値の計算を遂行する時間であるか否か決定する。こ
の計算は、好ましくは、８ミリ秒毎に遂行される。前述
のように、遠隔位相コントローラ、例えば、図８の遠隔
位相コントローラ８０９は、システム周波数とリンク周
波数との間の差を、１ミリ秒毎に計算するが、これと共
に、８ミリ秒期間に渡っての差の総和を維持する。デジ
タルシンセサイザ１０１２の調節には、この差の総和が
利用される。判定ブロック１３０１における答えが肯定
である場合は、制御は、判定ブロック１３０２に渡さ
れ、ここで、遠隔位相メッセージにエラーの発生が示さ
れるか否か決定する。判定ブロック１３０２における答
えが肯定である場合は、制御は、エラーを回復するため
にブロック１３０３に渡される。判定ブロック１３０２
における答えが否定である場合は、制御は、判定ブロッ
ク１３０４に渡され、ここで、差の総和が“−７”より
大きく、“７”より小さいか否か決定する。判定ブロッ
ク１３０４における答えが否定である場合は、制御は、
エラーを回復するためにブロック１３０３に渡される。
判定ブロック１３０４における答えが肯定である場合
は、判定ブロック１３０６において、差の総和が零より
小さいか否か決定する。判定ブロック１３０６における
答えが肯定である場合は、制御はブロック１３０７に渡
され、ここで、差の総和の絶対値が、バイトにおいて等
価の個数のビットに変換される。例えば、差の総和が
“−４”である場合は、ブロック１３０７において、４
個の１および４個の０を持つバイトが形成される。ブロ
ック１３０７においてこうしてバイトを形成した後に、
制御は、ブロック１３０８に渡される。ここで、シフト
レジスタ１２１２には、こうして形成されたバイトがロ
ードされ、シフトレジスタ１２１１には、零が挿入され
る。

【００４７】判定ブロック１３０６に戻り、答えが否定
である場合は、判定ブロック１３０９において、差の総
和が０より大きいか否か決定される。答えが肯定である
場合は、ブロック１３１２において、差の総和の絶対値
に等しい等価の個数のビットを含むバイトが形成され
る。次に、ブロック１３１３において、こうして形成さ
れたバイトがシフトレジスタ１２１１にロードされ、シ
フトレジスタ１２１２には複数の零が挿入され、その
後、制御は判定ブロック１３０１に戻る。判定ブロック
１３０９における答えが否定である場合は、制御は、ブ
ロック１３１１に渡され、ここで、シフトレジスタ１２
１１と１２１２に複数の零が挿入され、その後、制御
は、判定ブロック１３０１に戻る。

【図面の簡単な説明】

【図１】図１は本発明による電気通信交換システムをブ
ロック図の形式にて示す図である。

【図２】ビットスライススイッチングユニットをブロッ
ク図の形式にて示す図である。

【図３】第１のタイプのタイムスロットインタチェンジ
（ＴＳＩ）ユニットをブロック図の形式にて示す図であ
る。

【図４】第２のタイプのＴＳＩユニットをブロック図の
形式にて示す図である。

【図５】第１あるいは第２のタイプのＴＳＩユニットの
ＴＳＩブロックをブロック図の形式にて示す図である。

【図６】ビットスライスインタフェースユニットおよび
ポートコントローラをブロック図の形式にてより詳細に
示す図である。

【図７】図７は、図７Ａと図７Ｂの関係を示す図であ
る。

【図７Ａ】ポートコントローラのDPLLコントローラによ
ってローカル発振器の周波数を調節するために遂行され
る動作を流れ図の形式にて示す、図７の上半分の図であ
る。

【図７Ｂ】ポートコントローラのDPLLコントローラによ
ってローカル発振器の周波数を調節するために遂行され
る動作を流れ図の形式にて示す、図７の下半分の図であ
る。

【図８】ポートユニットをブロック図の形式にて示す図
である。

【図９】システムのタイミングユニットをブロック図の
形式にて示す図である。

【図１０】システムのタイミングユニットのもう一つの
実施例をブロック図にて示す図である。

【図１１】タイミング図を示す図である。

【図１２】デジタルシンセサイザの論理ダイアグラムを
示す図である。

【図１３】システムのタイミングユニットによって外部
周波数を別の交換システムに供給するために遂行される
動作を流れ図の形式にて示す図である。

【符号の説明】

１００主コントローラ１０１スイッチコントローラ１０３外部リンク１０４双向性光ファイバリンク１０８双向性光ファイバリンク１１０ BSIUのサブラック１１６ポートコントローラ１２０〜１２９ビットスライススイッチングユニット
（BSSU）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０４Ｑ 11/04 ３０４Ｈ０４Ｌ 11/00 ３４０

Claims

【特許請求の範囲】

【請求項１】交換システムの複数のポートインタフェ
ースのタイミングを中央タイミングユニットによって調
節する装置であって、この装置が、グループの複数のポートインタフェースに対してタイミ
ング情報を提供する複数のポートタイミングユニットを
含み、この複数のポートタイミングユニットの各々が、
個々のグループに対してタイミング情報を提供し、この
装置がさらに複数の外部リンクの間で複数のポートイン
タフェースを介してデータを通信する複数のスイッチン
グユニット、および中央タイミングユニットから複数の
ポートタイミングユニットに向う複数のタイミング経路
を含み、これら複数のタイミング経路の各々が（経路上
の情報が）、スイッチングユニットの個々の一つを介し
て送信され、この装置がさらにグループのタイミング差
検出器を含み、これらグループのタイミング差検出器の
各々が、複数のポートタイミングユニットの一つを、個
別に、複数のタイミング経路に接続し、あるグループのタイミング差検出器の各々が、複数のタ
イミング経路の個々の一つと、複数のポートタイミング
ユニットの接続された一つのとの間のタイミングの差を
測定し、複数のポートタイミングユニットの各々が、タイミング
差検出器の接続された一つによって測定されたタイミン
グの差に応答して、複数のポートタイミングユニットの
各々のタイミングを調節することを特徴とする装置。
【請求項２】複数のポートタイミングユニットの各々
が、複数のタイミング経路の各々の上の正当なタイミン
グ情報を決定し、複数のポートタイミングユニットの各々が、この正当な
タイミング情報から、複数のポートタイミングユニット
の各々のタイミングを調節するために必要とされる情報
を計算することを特徴とする請求項１の装置。
【請求項３】複数のポートタイミングユニットの各々
が、正当なタイミング情報を統計的に計算することを特
徴とする請求項２に記載の装置。
【請求項４】スイッチングユニットの各々が、中央タ
イミングユニットからのタイミング情報に応答して、こ
のタイミング情報を、ポートインタフェースの各々に返
送されるデータに結合し、これによって、中央タイミン
グユニットからポートタイミングユニットの各々に向う
複数のタイミング経路を確立（設定）することを特徴と
する請求項３の装置。
【請求項５】交換システムの複数のポートインタフェ
ースのタイミングを中央タイミングユニットによって調
節する方法であって、交換システムが、タイミング情報
をグループの複数のポートインタフェースに対して提供
する複数のポートタイミングユニット、複数の外部リン
クの間で複数のポートインタフェースを介してデータを
通信する複数のスイッチングユニット、およびグループ
のタイミング差検出器を含み、これらグループのタイミ
ング差検出器の各々が、複数のポートタイミングユニッ
トの一つを、個別に、複数のタイミング経路に接続し、
この方法が、複数のポートタイミングユニットの各々によって、個々
のグループの複数のポートインタフェースにタイミング
を提供する段階、および複数のタイミング経路（の情
報）を中央タイミングユニットから複数のポートタイミ
ングユニットに送信する段階を含み、ここで、複数のタ
イミング経路の各々が（各々の情報）が、スイッチング
ユニットの個々の一つによって送信され、この方法がさ
らにグループのタイミング差検出器の各々によって、複数の
タイミング経路の個々の一つと、複数のポートタイミン
グユニットの接続された一つのとの間のタイミングの差
を測定する段階、および複数のポートタイミングユニッ
トの各々によって、タイミング差検出器の接続された一
つによって測定されたタイミングの差に応答して、複数
のポートタイミングユニットの各々のタイミングを調節
する段階を含むことを特徴とする方法。
【請求項６】さらに、複数のポートタイミングユニッ
トの各々によって、複数のタイミング経路の各々の上の
正当なタイミング情報を決定する段階、および複数のポ
ートタイミングユニットの各々によって、この正当なタ
イミング情報から、複数のポートタイミングユニットの
各々のタイミングを調節するために必要とされる情報を
計算する段階を含むことを特徴とする請求項５の方法。
【請求項７】さらに、複数のポートタイミングユニッ
トの各々によって、正当なタイミング情報を統計的に計
算する段階を含むことを特徴とする請求項６に記載の方
法。
【請求項８】さらに、スイッチングユニットの各々に
よって、中央タイミングユニットからのタイミング情報
に応答して、このタイミング情報を、ポートインタフェ
ースの各々に返送されるデータに結合する段階を含み、
これによって、中央タイミングユニットからポートタイ
ミングユニットの各々に向う複数のタイミング経路を確
立（設定）することを特徴とする請求項７の方法。