KR19990024017A - 포트 회로에 대해 다중 타이밍 경로를 제공하는 스위칭 네트워크 - Google Patents

Abstract

복수의 독립적인 스위칭 유닛을 구비한 스위칭 네트워크로서, 각 스위칭 유닛은 스위칭 네트워크를 통하여 주어진 외부 데이터 링크로부터의 각 데이터 그룹의 한 비트를 스위치하는, 스위칭 네트워크를 통한 복수의 타이밍 경로 설정. 각 스위칭 유닛은 복수의 포트 타이밍 유닛의 각각으로 경로를 설정하고, 여기서 각 포트 타이밍 유닛은 한 세트의 포트 유닛을 제어한다. 또한, 각 포트 타이밍 유닛은 복수의 타이밍 경로상으로 수신된 타이밍 정보에 응답하여, 그자신의 포트 유닛의 세트에 타이밍을 제공하기 위하여 타이밍 정보를 이용한다. 각 포트 타이밍 유닛은 타이밍 차 검출기(timing difference detector)를 포함하고, 각 타이밍 차 검출기는 복수의 타이밍 유닛의 개별 유닛과 타이밍 유닛에 의해 발생된 타이밍 사이의 차를 결정한다. 포트 타이밍 유닛의 각각은 타이밍의 차에 응답하여, 포트 타이밍 유닛의 타이밍을 표준 타이밍 유닛의 타이밍에 일치하도록 조정한다. 또한, 포트 타이밍 유닛의 각각은 어느 타이밍 경로가 유효 타이밍 정보를 가지는 지를 결정하고 포트 타이밍 유닛의 타이밍을 조정하기 위하여 차이를 계산하는데 상기 유효 타이밍 정보를 이용한다. 또한, 유효 타이밍 정보의 결정은 타이밍 차 검출기에 의해 결정된 타이밍 차이에 대해서 통계적 분석을 하는 포트 타이밍 유닛에 의해 수행된다.

Description

포트 회로에 대해 다중 타이밍 경로를 제공하는 스위칭 네트워크

본 발명은 통신 스위칭(communication switching)에 관한 것으로 특히, 스위칭 네트워크를 외부 통신 링크에 인터페이스하는 포트 유닛(port unit)에 스위칭 네트워크를 통한 타이밍의 제공에 관한 것이다.

종래 기술 즉, 대량의 통신 링크들 사이에서 대량의 호출을 통신시켰던 통신 스위칭 시스템에서, 신뢰성있는 타이밍 정보가 통신 스위칭 시스템을 통해서 통신 링크를 인터페이스하는 포트 유닛에 분배되는 것을 보장하는 문제는 항상 주요 관심사가 되어 왔다. 일반적으로, 종래 기술은 이러한 문제를 표준 타이밍 유닛으로부터 포트 유닛까지 하드와이어 링크상에 이중화된 전용(dedicated) 타이밍 경로를 이용함으로써 해결해 왔다. 종래 통신 스위칭 시스템은 타이밍을 분배하는 문제에 하나의 해결책을 제공한 반면에, 이러한 해결책은 많은 문제점들을 가진다. 첫 번째 문제는 중앙 제어 유닛으로부터 포트 유닛까지 전용 이중화된 타이밍 경로를 설치하는 것은 비용을 증가시키고 통신 시스템의 복잡성을 부가시킨다는 것이다. 또한, 신뢰도는 크게 증가하지 않는데, 이는 두 경로의 오류가 하나 또는 그 이상의 포트 회로가 타이밍 정보를 가지지 않게 하고 기능할 수 없게 만드는 결과를 초래하기 때문이다. 또한, 액티브 타이밍 소오스(active timing source)의 오류는 필수적으로 타이밍과 전송 방해를 일으키기 때문이다.

복수의 타이밍 경로가 복수의 독립적인 스위칭 유닛을 가진 스위칭 네트워크를 통해서 설치되되, 각 스위칭 유닛은 스위칭 네트워크를 통햐여 주어진 외부 데이터 링크로부터 각 데이터 그룹의 한 비트를 스위치하는 장치와 방법에 의해 전술한 문제점들이 해결되고 기술적 진보가 이루어진다. 유리하게는, 각 스위칭 유닛이 복수의 포트 타이밍 유닛의 각각으로 경로를 설치하고 여기서, 각 포트 타이밍 유닛은 한 세트의 포트 유닛을 제어한다. 또한, 각 포트 타이밍 유닛은 복수의 타이밍 경로상으로 수신된 타이밍 정보에 응답하여 그자신의 포트 유닛의 세트에 타이밍을 제공하기 위하여 타이밍 정보를 이용한다. 각 포트 타이밍 유닛은 타이밍 차 검출기(timing difference detector)를 포함하고 각 타이밍 차 검출기는 복수의 타이밍 경로의 개별적인 하나와 타이밍 유닛에 의해 발생된 타이밍 사이의 차를 결정한다. 각 포트 타이밍 유닛은 포트 타이밍 유닛의 타이밍을 표준 타이밍 유닛의 타이밍과 일치되게 조정하기 위해서 타이밍의 차에 응답한다. 또한, 각 포트 타이밍 유닛은 어느 타이밍 경로가 유효 타이밍 정보를 가지는 지를 결정하고 포트 타이밍 유닛의 타이밍을 조정하기 위하여 차이를 계산하는데 유효 타이밍 정보를 이용한다. 또한, 유효 타이밍 정보의 결정은 타이밍 차 검출기에 의해 결정된 타이밍 차에 대한 통계적 분석을 하는 포트 타이밍 유닛에 의해 수행된다.

본 발명의 다른 관점들은 도면을 참조하여 후술하는 과정에서 명백해질 것이다.

도 1은 본 발명에 따른 통신 스위칭 시스템의 블록도.

도 2는 비트 슬라이스 스위칭 유닛의 블록도.

도 3은 제 1 타입의 타임 슬롯 교환(TSI) 유닛의 블록도.

도 4는 제 2 타입의 TSI 유닛의 블록도.

도 5는 제 1 또는 제 2 타입의 TSI 유닛의 TSI 블록의 블록도.

도 6은 비트 슬라이스 인터페이스 유닛 및 포트 제어기의 세부의 블록도.

도 7은 포트 제어기의 DPLL 제어기가 국부 오실레이터의 주파수를 조정하는 동작의 흐름도.

도 8은 포트 유닛의 블록도.

도 9는 시스템 타이밍 유닛의 블록도.

도 10은 시스템 타이밍 유닛의 또 하나의 실시예의 블록도.

도 11은 타이밍 다이어그램.

도 12는 디지틀 합성기의 논리 다이어그램.

도 13은 시스템 타이밍 유닛이, 또 하나의 스위칭 시스템에 대해, 외부 주파수를 제공하는 동작의 흐름도.

* 도면의 주요부분들에 대한 부호의 설명*

100 : 주 제어기 101 : 스위치 제어기

103 : STM-1 링크 104 : 광섬유 링크

108 : 광섬유 링크 110 : 서브랙

111 내지 115 : BSIU 116 : 포트 제어기

117, 118 : 포트 유닛 120 내지 129 : BSSU

131 내지 135 : BSIU 136 : 포트 제어기

137, 138 : 포트 유닛 140 : 외부 시스템

도 1은 본 발명에 따른 통신 스위칭 시스템의 블록도이다. 스위치 제어기(101)는 주 제어기(100)로부터 수신되는 정보에 응답하여 도 1에 도시된 스위칭 시스템의 전동작을 제어한다. 데이터의 스위칭은 비트 슬라이스 스위칭 유닛들(bit sliced switching units(BSSUs); 120 내지 129)에 의해 수행된다. 10개의 BSSU가 도시되어 있다. 각 액티브 BSSU(active BSSU)는 도 1의 스위칭 시스템에 연결된 링크(103)와 같은 외부 링크들 각각의 각 바이트의 1 비트를 스위칭한다. 링크(103) 및 다른 외부 링크들은 STM-1 링크인 것이 바람직하다. 링크(108)와 같은 양방향 광섬유 링크(bilateral optical fiber link)는 32개의 STM-1 링크들 각각으로부터의 1 비트 데이터를 BSSU들과 비트 슬라이스 인터페이스 유닛들(BSIUs) 사이에 통신시킬 수 있는 1개의 광섬유를 포함한다. 각 BSSU는 8개의 입력들을 가지므로, BSSU들(120 내지 129)은 도 1에 도시된 상기 스위칭 시스템에서 종결되는 256개의 STM-1을 조작할 수 있다. BSSU들(120 내지 129) 중 8개만이 임의 시간에 사용 가능하다. BSSU들(111 내지 135)에 관해 후술할 바와 같이, 오직 8개의 BSSU들만이 일정 시점에서 스위칭될 데이터를 수신할 수 있다. 미국 특허(U.S. Patent No. 5,416,772)에 기재된 전 8 비트 스위칭 유닛처럼, 각 BSSU는 전 타임슬롯 교환기(full timeslot exchanger)와 스위칭 기능의 수행에 요구되는 모든 제어 메모리들을 포함하는 자급식 스위칭 시스템(self-contained switching system)이다. 또한, 각 BSSU는 서브랙(subrack)들 각각으로부터의 1개의 BSIU와 연합되어 있다. 각 BSSU와, 이에 연합된 BSIU 및 상호 접속 광섬유 링크는 스위칭 그룹으로 불리운다. 후술하는 바와 같이, 포트 제어기(116)과 같은 상기 포트 제어기들은, 스위치 제어기(101)로부터 수신된 제어 정보에 기초하여, STM-1 링크로부터 개개의 BSSU에 전송될 비트를 결정한다. 전 타임슬롯 교환기는 도 1의 스위칭 시스템으로 하여금 전 방송 스위칭(full broadcast switching)을 가능하게 하는 것이 바람직하다. 당업자는 타임슬롯 교환기 대신 사용될 수 있는 다른 타입의 스위치를 설계할 수 있다. 전 방송 스위칭에 있어서, 링크(103)와 같은 외부 링크들에서 수신되는 정보는 여타 외부 링크들의 모든 출력 통신 경로(outgoing communication path)들과 동시에 스위칭될 수 있다. 전 타임슬롯 교환기가 각 BSSU내에서 어떻게 수행되는지는 BSSU(120)를 상세히 설명한 섹션에서 설명하겠다. 전 타임슬롯 교환은 각 BSSU가 상기 접속된 STM-1 링크들 각각으로부터 1 비트만을 스위칭하는 것이 경제적으로 바람직하다.

제어를 제공하는 것에 부가하여, 스위치 제어기(101)은 도 1에 도시된 시스템을 위한 모든 타이밍 정보를 제공한다. 스위치 제어기(101)은 BSSU(120)과 BSIU(111)과 같은 BSSU와 BSIU의 각 켤레를 통하여 설치된 각 비트 슬라이스 경로를 통해서 각 포트 제어기에 타이밍 정보를 전송한다. BSIU(111)과 같은 BSIU는 각 경로상으로 전송되는 타이밍 정보에 응답하여, 스위치 제어기(101)의 타이밍과 포트 제어기(116)와 같은 접속된 포트 제어기에 의해 발생된 내부 타이밍 사이의 타이밍 차를 결정한다. 그후 포트 제어기(116)은 어느 타이밍 경로가 유효 타이밍 정보를 전송하고 있는지 결정하고, 포트 제어기(116)의 내부 오실레이터를 조정하기 위해 유효한 경로상의 타이밍 정보로부터 수정(correction) 정보를 계산한다. 포트 제어기(116)의 내부 오실레이터는 포트 유닛(117 내지 118)에 대해 모든 타이밍을 제공한다. 포트 제어기(116)은 유효한 경로상의 타이밍 차이들을 평균함으로써 조정(adjustment) 정보를 결정한다.

이제 도 1의 서브랙(110)의 BSIU(111)와 같은 BSIU를 고려하자. BSIU(111)은 링크(108)의 양방향 광섬유에 의해 BSSU(120)와 상호 접속한다. 마찬가지로, BSIU(112)는 양방향 광섬유에 의해 BSSU(121)와 상호 접속한다. BSIU(111)는 오직 BSSU(120)와 통신한다. BSIU들(111, 112)에 대한 2개의 광섬유들 각각은 서브랙(110)에 접속된 32개의 STM-1 링크들 각각으로부터 상이한 비트를 전송한다는 사실은 주목할만하다. 서브랙(110)은 32개의 포트 유닛들을 갖고, 그 각각이 1개의 STM-1을 양호하게 종결시키므로, 결과적으로 서브랙(110)당 32개의 STM-1 링크들이 종결된다. 당업자는 1 이상의 STM-1 링크를 종결시키는 포트 유닛을 설계할 수 있을 것이다. 각 포트 유닛은 1개의 전송 전기 링크(transmit electrical link)를 통해 각 BSIU로 데이터를 전송하고, 1개의 수신 전기 링크(receive eletrical link)를 통해 각 BSIU로부터 데이터를 수신한다. 각 STM-1 링크에 대해 1 켤레의 전기 링크가 마련되었다. 예컨데, 포트 유닛(117)은 BSIU(111 내지 115)들 각각에 대한 전송 및 수신 링크를 구비한다. 그 결과, 상기 포트 유닛들을 서브랙(110)의 10개의 BSIU들로 상호 접속하는 각 방향으로 320개의 전기 링크들이 존재한다. 그 내부에서, 각 포트 유닛은, 상기 BSIU들에 접속되는 임의의 전송 전기 링크들을 통해, 수신된 STM-1 비트 스트림의 각 바이트의 임의 비트를 전송할 수 있다. 상기 전기 링크들은 상호 독립적이다. 이로써 포트 유닛은 상기 10개의 BSIU 중 임의의 하나에 임의의 비트를 분배한다. BSIU(111)는 각 포트 유닛으로부터 수신되는 비트 스트림에 응답하여 상기 비트 스트림들을 결합하고, 광섬유 링크(108)를 통해 BSSU(120)로 이를 출력한다. 상기 포트 유닛이 상기 인입(incoming) 바이트의 임의 비트를 BSIU(111)로 전송할 수 있으므로, BSSU(120)는 상기 인입 STM-1 링크들의 임의의 8 데이터 비트들을 스위칭할 수 있다. 모든 포트 유닛들이 인입 바이트들의 동일 비트 위치를 BSSU(120)로 전송한다는 것은 주목할만하다. 이는 필수적인데, 왜냐하면, 포트 유닛이 상기 정보를 상호 접속된 STM-1 링크를 통해 전송할 수 있도록, BSSU(120)가 상기 정보를 스위칭하여 비트를 포트 유닛들로 회귀시키기 때문이다. 포트 제어기(116)는, 스위치 제어기(101)로부터 수신되는 정보에 기초하여, 특정 BSIU로 전송되거나 이로부터 수신될, 서브랙(110)의 포트 유닛에 의해 선택된 상기 비트들을 제어한다.

상기 포트 유닛은 임의의 BSSU로 바이트의 임의 비트를 스위칭할 수 있으므로, 만약 BSSU(120)에 오류가 난다면, BSSU(120)에 의해 스위칭된 상기 비트를 (비활성) BSSU(129 또는 128)로 이송할 수 있다. BSSU(120 내지 129)와 그들에 연합된 BSIU들(스위칭 그룹들)은 상호 전기 및 광학적으로 유리된다. 따라서, 도 1의 스위칭 시스템은, 3개의 스위칭 그룹들에서 오류가 일어난 후에는 더 이상 상기 STM-1 링크들을 통해 인입 바이트의 스위칭을 수행할 수 없다. 더욱이, BSIU들은 10개가 있고 각 BSIU는 오직 1 비트만을 스위칭하므로, 주어진 서브랙의 3개의 BSIU들에 오류가 일어난 후에는 상기 서브랙이 더 이상 정보를 스위칭할 수 없다. 여타의 서브랙들은 여전히 활성 상태로 남아있음을 주목해야 한다. 도 1에 도시된 스위칭 시스템의 유닛 중 그 오류로 인해 통신 장애를 유발할 수 있는 것은 오직 포트 유닛뿐이며, 상기 포트 유닛의 오류로 인해 도 1에 도시된 스위칭 시스템를 통한 1개의 STM-1 링크의 통신이 불가능하게 된다. 당업자는 예비 포트 유닛을 사용하여 신뢰도를 더욱 증가시킬 수 있다.

종래 기술에 따른 시스템에서, 시스템 오류의 또 하나의 원인은 제어 정보의 통신의 오류이었다. 도 1의 스위칭 시스템에서, 스위치 제어기(101)는, 링크(104)와 같은 양방향 광섬유 링크를 통해, BSSU들(120 내지 129)로 제어 정보를 통신한다. 각 BSSU는 스위치된 데이터와 제어 정보를 상기 접속된 BSIU들과 주고 받는다. 각 BSIU는 상기 서브랙내 상기 포트 제어기로 상기 제어 정보를 통신한다. 포트 제어기(116)는 BSIU들(111 내지 115)을 통해 제어 정보를 통신한다. 포트 제어기(116)는 수신된 제어 정보를 포트 유닛들(117, 118)로 전송한다. 10개의 경로들을 통해 스위치 제어기(101)와 제어 정보가 통신 가능하므로, 포트 제어기는 언제나 유효한 제어 통신 경로를 가진다. 각 BSSU가 스위치 제어기(101)로부터 그 자신의 광섬유 링크를 통해 그 작동에 관한 제어 정보를 수신하므로, 상기 광섬유의 오류는 1개의 BSSU의 장애만을 유발한다는 사실은 주목할만하다.

스위치 제어기(101)와 BSSU들(120 내지 129)에 상호 접속된 광섬유들 각각을 통해 통신되는 제어 정보와 함께, 타이밍 정보도 그와 같은 방식으로 통신된다. 이로써, 각 BSSU는 여타 BSSU들로부터 독립하여 자신의 타이밍을 수신한다. 또한, 각 포트 제어기는 각 BSSU로부터 상기 상호 접속된 BSIU를 통해 링크(108)와 같은 광섬유 링크 모두에 수신되는 타이밍 정보를 이용하여, 상기 서브랙내의 타이밍이 스위치 제어기(101)의 타이밍에 일치하게 한다. 따라서 각 포트 제어기는 타이밍 정보가 수신될 수 있는 다중 경로들을 가진다.

도 2는 BSSU(120)의 상세도이다. 각 STM-1 링크는 SDH 프레임(SDH frame)과 같은 데이터를 통신하며, 각 SDH 프레임은 9행의 데이터를 가진다. BSSU들(120 내지 129)은 데이터를 한번에 한 행씩 스위칭한다. 당업자는 한번에 부분행을 스위칭하는 것을 구상할 수 있다. BSSU(120)는 도 1에 도시된 STM-1 링크들 각각에 대한 바이트들의 1 비트 스트림(또는, 비트 위치)에 대해 전 SDH 스위칭을 수행한다. BSSU(120)와 상기 서브랙의 BSIU간 연결 수단은 광수신기(optical transceiver; 201 내지 204)에서 종결되는 양방향 광섬유이다. 예컨데, 광수신기(201)는 서브랙(110)의 BSIU(111)로부터의 광섬유 링크(108)에 연결된다. BSIU로부터의 상기 광섬유 링크들 각각은 서브랙에 접속된 32개의 STM-1 링크들에 대한 1 비트 스트림의 데이터를 전송한다. 데이터의 각 행은 각 STM-1 링크로부터의 1 비트를 포함한다. 서브랙(110)과 같은 서브랙 안에서, 포트 유닛(117)은 BSIU(111)로 상기 접속된 STM-1 링크로부터의 1 비트의 행을 전송한다. 각 서브랙은 총 32개의 포트 유닛들을 가진다. BSIU(111)는 상기 32개의 STM-1 링크들 각각에 대한 비트들에 응답하여, 상기 비트들을 단일 비트 스트림으로 형성하므로써, 링크(108)를 통해 BSSU(120)로 전송한다.

제어 및 타이밍 정보는, 광수신기 및 타이밍 회로(217)에 의해 종결되는 광섬유 링크(104)를 통해, 스위치 제어기(101)와 함께 BSSU(120)에 의해 통신된다. 회로(217)는 제어 버스(control bus; 223)를 통해 상기 제어 정보를 통신한다.

TSI(206, 207)는 광수신기(201 내지 204)를 통해 상기 서브랙으로부터 수신되는 데이터를 스위칭한다. 각 BSSU내에는 16개의 TSI가 있고, 이로써 BSSU는 전 방송 스위칭을 제공한다. 상기 TSI들은 TSI들(206, 207)처럼 켤레로 그룹지어진다. TSI들(208, 209), TSI들(211, 212) 및 TSI들(213, 214)도 TSI 켤레를 형성하는 것은 주목할만하다. TSI 켤레에서, 어떤 타입의 TSI는 광섬유 링크로부터 데이터를 수신하고, 다른 타입의 TSI는 광섬유 링크를 통해 데이터를 전송한다. TSI 켤레에서, 각 TSI는 상호 접속된 광섬유 링크로 데이터를 스위칭한다. 상기 두 타입의 TSI는 이후 전송 TSI(a transmit TSI) 및 수신 TSI(a receive TSI)로 명명하겠다. TSI들의 각 켤레는 TSI들의 다른 켤레에 의해 수신되는 비트 전부에 접근한다. 이는 BSSU(120)와 상호 접속된 8개의 광섬유 링크로부터 상기 서브랙(110 내지 130)까지, 수신된 데이터 비트들의 순환을 가능하게 하는 TSI들간의 패스 링크(pass link)들을 이용하여 달성된다. 패스 링크 그룹(218)은 16개의 패스 링크들(219 내지 221)을 포함한다. 각 패스 링크는 4개의 비트들을 포함한다. 각 TSI 켤레는 이와 상호 접속된 광섬유 링크로부터 수신된 데이터를 2개의 패스 링크들을 통해 전송한다. 예컨데, TSI(206)는 패스 링크들(219, 220)을 통해 광수신기(201)로부터 수신된 데이터를 전송한다. TSI들(206, 207)은 광수신기들(202 내지 204)에서 종결되는 여타 광섬유들과 관련된 데이터를 패스 링크 그룹(218)의 나머지 14개의 패스 링크들을 통해 수신한다. 도 3에 관해 후술할 바와 같이, 상기 TSI 켤레의 수신 TSI는 상기 광수신기로부터의 인입 데이터를 8 비트 데이터 스트림으로 형성한다. 예컨데, TSI(206)는 광수신기(201)로부터 수신되는 데이터에 응답하여, 이를 패스 링크들(219, 220)을 통해 전송되는 8개의 데이터 비트 스트림으로 형성한다. 상기 8 데이터 비트 스트림의 각 스트림은 4개의 STM-1 링크들로부터의 데이터를 포함한다. 각 데이터 비트 스트림의 상기 8 비트들이 TSI들(207 내지 214)을 통해 통과된 후, TSI(206)는 이들을 다시 수신한다. TSI(206)는 상기 데이터 비트 스트림의 순환을 계속하지는 않는다.

각 TSI는 BSSU(120)에 대한 모든 인입 데이터 비트 스트림들로부터 4 데이터 비트 스트림들을 추출한다. 상기 수신 TSI는 그 추출의 결과들을 상기 전송 TSI로 이송한다. 각 TSI는, 4개의 STM-1 링크들에 대한 데이터를 포함하는 각 데이터 비트 스트림에 대해서 전 SDH 스위칭을 수행한다. 예컨데, TSI(206)는 그것이 인입 데이터 비트들로부터 스위칭한 비트들을 켤레 링크(222)를 통해 TSI(207)로 전송한다. TSI(207)는 켤레 링크(222)를 통해 수신되는 4개의 비트들과 각 클럭 사이클동안 그것이 스위칭한 4개의 비트들에 응답하여, 상기 비트들을 단일 데이터 비트 스트림으로 형성하고 이것은 그후 광수신기(201)로 전송된다. 후자의 수신기는 상기 데이터 비트 스트림을 링크(108)를 통해 전송한다.

PLL(224)은 인입 정보의 필요 타이밍을 광섬유 링크(104)를 통해 제공하고 BSSU(120)의 내부 타이밍을 발생한다. 회로(216)는 광섬유 링크(104)로부터 수신된 제어 정보를 포트 제어기로 전송되어야 하는 정보와 BSSU(120)의 동작을 제어하는데 이용될 정보로 분해한다. 두가지 타입의 정보는 제어 버스(223)의 상이한 비트들에 위치한다. 마찬가지로, 상호 접속된 광섬유 링크를 통해 수신 TSI들에 의해 수신되는 포트 제어기로부터의 제어 정보는 제어 버스(223)에 위치한다. 회로(216)는 제어 버스(223)로부터 상기 수신된 제어 정보를 추출하며, 이를 광섬유 링크(104)를 통해 스위치 제어기(101)로 전송되는 SDH 행들과 결합한다.

이제, 도 3에 도시된 수신 TSI(206)에 대해 고찰한다. 여타의 수신 TSI들도 동일한 디자인을 가진다. 데이터 회로(301)는 광수신기(201)로부터 정보를 수신하고, 필요한 신축 저장 기능(elastic storage function) 및 타이밍 회복을 제공하여, 상기 수신된 데이터의 타이밍과 상기 TSI(206)의 내부 타이밍을 정합한다. 당업자는 데이터 회로(301)의 기능들의 제공 방법을 이미 알고 있다. 데이터 회로(301)는 직렬 비트 스트림을 받아들여, 이를 버스(300)를 통해 셀렉터(selector; 303 내지 307)로 동시 전송되는 8개의 저속 비트 스트림들(slower bit streams)로 형성한다. 16개의 셀렉터가 있다. 상기 8개의 저속 비트 스트림들 각각은 4개의 STM-1 링크들에 대한 데이터를 포함한다. 각 셀렉터는 버스(300)로부터 4 비트를 선택하거나, 패스 링크 그룹(218)의 패스 링크로부터 4 비트를 선택한다. 상기 셀렉터는 셀렉터 제어기(309)에 의해 제어되며, 상기 셀렉터 제어기는 버스(308)을 통해 수신되는 TSI 어드레스에 응답한다. 상기 TSI 어드레스는 각 TSI에 대해 영구적이다. 2개의 셀렉터만이 임의 시간에 수신 TSI내에 데이터 회로로부터 비트들을 선택한다. TSI(206)에 관한 본 실시예에서, 제어부(309)는 데이터 회로(301)로부터 8 비트들을 선택하여 셀렉터들(303, 304)로 출력한다. 나머지 셀렉터들 각각은 패스 링크 그룹(218)으로부터 4 비트들을 선택한다. 예컨데, 셀렉터(307)는 패스 링크(221)를 통해 전송되는 4 비트들을 수신한다. 셀렉터들(303 내지 307)의 출력은 패스 포워드 출력 회로들(pass forward output circuits; 311 내지 314) 및 지연 회로(delay circuit; 316 내지 319)로 전송된다. 회로들(311 내지 314)의 출력들은 패스 링크 그룹(302)을 구성하는 패스 링크들을 통하여 TSI(207)로 전송된다. TSI(207)가 패스 포워드 출력 회로(312)로부터 수신되는 4 비트들에 응답하여 (TSI(206)의 지연 회로(316)에 대해 후술하는 것과 동일한) 지연 기능을 수행하는 것은 주목할만 하다. 또한, 데이터 회로(301)는 광섬유 링크(104)를 통해 스위치 제어기(101)로 전송될 상기 포트 제어기로부터의 제어 정보를 추출한다. 상기 제어 정보는 제어 버스(223)에 삽입되며, 도 2의 회로(216)에 의해, 광섬유 링크(104)를 통해 전송되는 정보로 합성된다.

지연 회로들(316 내지 319)의 기능은 데이터 회로(301)로부터 수신되는 8 비트와 패스 링크 그룹(218)으로부터 남아있는 56 비트들을 정렬하는 것이다. 이는 반드시 필요하다. 왜냐하면, 데이터 회로(301)에 의해 셀렉터들(303, 304)로 전송되는 데이터들과 비교할 때, 도 2의 TSI(208)에 의해 수신된 후 TSI들(209 내지 214)을 통해 TSI(206)로 전송되는 8 비트들은 15개의 내부 클럭 사이클만큼 지연되기 때문이다. 각 지연 블록(delay block)에 대한 지연의 양이 도 2의 여타 TSI들에 대한 상기 TSI의 상대적 위치에 의존하므로, 상기 TSI 어드레스는 지연 회로들(316 내지 319)을 제어하는데 이용된다.

지연 회로들(316 내지 319)의 출력들은 TSI 블록들(321 내지 324)를 포함하는 TSI 그룹(320)에 입력된다. 도 3의 간략화를 위해, 각 지연 회로로부터의 상기 4 비트들 각각이 TSI 그룹(320)의 TSI 블록들(321 내지 324) 각각에 접속된 것은 도시되지 않는다. TSI 블록들(321 내지 324) 각각은 64 인입 비트들에 응답하여 타임슬롯 교환 기능을 수행하고, 출력 회로들(326 내지 329)의 연합된 출력 회로로 1 비트를 출력한다. 예컨데, TSI 블록(321)은 자신의 스위칭된 비트를 출력 회로(326)로 전송한다. 출력 회로들(326 내지 329)은 그들의 4 비트를 켤레 링크(222)를 통해 TSI(207)로 전송한다. 상기 4 비트는 TSI(207)의 스위칭된 출력인 4 비트와 결합된다. TSI(207)는, 링크(108)를 통해 전송되도록, 상기 결합된 비트들을 광수신기(201)로 전송한다.

도 4는 TSI(207)를 도시한 도면이다. 지연 박스(delay box; 402 내지 406)는 도 3의 지연 블록들(316 내지 319)과 동일한 기능을 수행한다. TSI 블록들(411 내지 414)은 도 3의 TSI 블록들(321 내지 324)과 동일한 기능을 수행한다. 패스 포워드 블록들(407 내지 410)은 도 3의 패스 포워드 블록들(311 내지 314)과 동일한 기능을 수행한다. 당업자는 도 3 및 도 4의 TSI들이 상기 회로가 수신 및 전송 TSI로 사용되었는지 여부에 따라 디스에이블되는 비사용 부분들을 갖는 하나의 공통 집적 회로가 될 수 있다는 것을 이해할 수 있다. 상기한 선택은 상기 TSI 어드레스내의 정보에 근거할 수 있다. 데이터 회로(401)는 TSI 블록들(411 내지 414)로부터의 출력과 켤레 링크(222)를 통해 수신되는 TSI(206)로부터의 4 비트에 응답하여 광섬유 링크(108)를 통한 전송에 적합한 프레이밍(framing)을 수행한다. 또한, 데이터 회로(401)는, 종래의 주지 기술을 사용하여, 도 2의 회로(216)에 의해 유리되고 제어 버스(223)에 위치된 제어 정보를 광섬유 링크(108)를 통해 BSIU(111)로 전송되는 정보로 합성한다.

도 5는 도 3의 TSI 블록(321)의 블록도이다. 도 3의 TSI 블록들(322 내지 324)과 TSI 블록들(411 내지 414)은 동일한 디자인을 가진다. 각 클럭 사이클마다 지연 블록들(316 내지 319)에 의해 발생된 정보의 64비트들은 타임슬롯 계수기(501)의 어드레스 제어하에서 2중 포트 메모리(dual port memory; 502)로 로드된다. 4 클럭 사이클 경과후, 도 1의 256개의 STM-1 링크들 모두에 대한 1 비트의 데이터는 2중 포트 메모리(502)로 로드된다. 각 타임슬롯 마다, 타임슬롯 계수기(501)는 그것이 0으로 되돌아 갈때까지 증가되며, 0으로부터 상위로 계속해서 증가된다. 계수기(501)는 BSSU(120)에 의해 수신되는 각 멀티프레임에 대해 1회 사이클한다. 타임슬롯 RAM(503)의 내용들은, 스위치 제어기(101)로부터 광섬유 링크(104)를 통해 BSSU(120)에 전송되었던, 제어 버스(223)로부터 수신되는 정보에 의해 설정된다. 이와 같이 TSI RAM(503)으로 로드되는 방식은 종래 기술로서 주지되었다. TSI RAM(503)의 각 워드는, 각 타임슬롯에 대해, 64 입력 비트로부터 2중 포트 메모리(502)에 저장되었던 워드들 중 선택될 워드를 정의한다. TSI RAM(503)의 제어하에 ROM(506)은 고정 패턴 신호 발생 동작들을 제공한다. TSI RAM(503) 및 ROM(506)의 내용은 전 SDH 스위칭 기능을 수행한다. 2중 포트 메모리의 상기 선택된 64 비트들과 셀렉터(508)로부터의 1 비트는 셀렉터(504)로 전송되고, 셀렉터(504)는 TSI RAM(503)으로부터의 워드 일부분의 제어하에, 상기 65 비트들 중 1 비트를 선택하고 이러한 단일 비트를 도 3의 링크(330)를 통해 출력 회로(326)로 전송한다. ROM(506)은 케이블(507)을 통해 셀렉터(508)로 8 비트들을 출력한다. 후자의 셀렉터는, 만약 ROM(506)이 데이터 소스라면, 버스(223)를 통한 제어 비트에 응답하여 셀렉터(504)로 전송하도록 상기 비트들 중 하나를 선택한다.

임의 시점에서, 도 2의 각 TSI(206 내지 214)의 각 TSI 블록은 동일한 정보를 가지며, 모든 STM-1 링크들을 통해 전송되도록 특정 STM-1 링크로부터의 정보를 출력할 수 있기때문에, BSSU(120)내에서 전 방송 스위칭 능력(full broadcast capability)이 실현된다. 따라서 BSSU들(120 내지 129)은 상기 STM-1 링크들의 모든 비트들의 전 방송 능력을 제공한다. 나아가, 전부에서 부분까지 어떤 조합의 방송 능력도 임의수의 STM-1 링크들로부터 나머지 STM-1링크들로 제공될 수 있다. 양호하게는 상기 능력은 BSSU(120 내지 129)에 의해 수행되는 기능들을 독립적인 비트 슬라이스들로 비트 슬라이싱함으로써 가능해진다.

상기 방송 능력에 있어서, 각 STM-1 링크에 의해 이송되는 63개의 E1 트렁크(E1 trunk)들의 동등한 것들이 있음을 아는 것이 중요하다. SDH 스위칭 프로토콜에서 스위칭될 수 있는 데이터의 최하위 조각은 E1 트렁크이다. 이는 하나의 인입 E1 트렁크가 다른 모든 출력 E1 트렁크들로 스위칭될 수 있다는 의미이다. 이로써 큰 방송 능력이 가능한데, 왜냐하면 하나의 E1 트렁크가 16,127개의 다른 E1 트렁크들로 스위칭될 수 있기 때문이다.

당업자는 본 실시예가 상기 SDH 스위칭 기능을 수행하는 스위칭을 기술하는 반면, 다른 프로토콜 스위칭이 인입 링크에 대해서 수행될 수 있다는 것을 이해할 수 있다.

이제 타이밍이 스위치 제어기(101)로부터 포트 제어기로 전송되는 방식을 고려해본다. 각 포트 제어기는 타이밍 정보가 스위치 제어기(101)로부터 수신될 수 있는 10개의 경로들을 가진다. 도 6에는 포트 제어기(116)에 대한 상기 경로들이 도시되었다. 도 6에는 스위치 제어기(101)의 비트 슬라이스 제어기(BSC; 602)로부터 서브랙(110)내 포트 제어기(116)의 디지틀 타이밍 유닛(DTU; 603)까지의 타이밍 경로가 도시되었다. 다른 서브랙들은 유사한 DTU들을 가진다. BSC(602)는 시스템 타이밍 유닛(STU; 601)으로부터 타이밍 정보를 수신한다. BSC(602)는 링크(104)와 같은 링크를 통해 제어 정보에 포함된 타이밍 정보를 BSSU로 전송한다. BSIU(111)와 같은 BSIU에 결합된 디지틀 위상 루프(DPLL) 제어기(608)는, BSIU(111 내지 115)로 입력되는 링크로부터 복원된 타이밍 정보에 응답하여, 주지된 기술을 이용하는 국부 오실레이터(605)에 대한 조정을 계산한다. 이와 같은 조정으로, 국부 오실레이터(605)의 출력은 시스템 주파수를 정의하는 서브랙 제어기(101)의 STU(601)에 위상 및 주파수가 동기화된다.

디지틀 위상 루프(DPLL) 제어기(608)는 BSIU(111 내지 115)에 의해 수신되는 정보의 위상차 및 주파수차를 평균화하여 상기 동작을 수행한다. DPLL 제어기는 상기 차이의 평균을 사용하여, 국부 오실레이터(605)를 조정하는 오실레이터 조정 회로(606)로 정보를 공급함으로써 국부 오실레이터(605)의 출력을 제어한다. 후술할 바와 같이, 비록 BSC(602)와 BSSU들(120 내지 129)간의 링크들을 통한 전송이 공통 시간 기초(common time base)에 근거하더라도, 직렬 PLL들이 DTU(603)를 향한 경로들 각각에서 이용된다는 사실로 인해, BSIU들에 의한 위상 및 주파수 정보의 추출전에 상기 경로상에는 위상 잡음(phase noise)이 발생한다.

도 6에 도시된 바와 같이, BSSU(120)는 링크(104)를 통해 전송되는 상기 제어 정보에 응답하여, 신축 저장부(elastic store)내에 정보를 저장하도록 RPLL(623)을 이용하여 링크(104)를 통해 전송되는 주파수를 최초 복원한다. 내부 타이밍을 목적으로, BSSU(120)는 PLL(224)을 이용하여 타이밍 정보를 발생한다. 데이터는, 데이터 회로(401)에 대해 주파수를 공급하는 TPLL(621)에 의해 발생되는 타이밍을 이용하여, BSSU(120)로부터 링크(108)를 통해 출력된다. 따라서 BSSU(120)는 직렬의 3개의 PLL을 사용함으로 인해 기본 시스템 타이밍(basic system timing)의 약간의 지터(jitter)가 발생한다.

링크(108)을 통해 전송되는 데이터는, 그 후 RPLL(623)과 유사한 RPLL을 이용하는 프레이머(611)에 의해 프레임된다. 프레이머(611)는 링크(108)을 통해 전송되는 데이터를 복원하고, 신축 저장 기록 계수기(elastic store write counter; 612)에 의해 발생된 어드레스를 이용하여 신축 저장부(612)내에 상기 데이터를 위치시킨다. 프레이머(611)가 링크(108)를 통해 전송되는 단일 비트 스트림을 신축 저장부(614)내에 저장되는 8개의 저속 병렬 비트 스트림들로 변환시키는 것은 주목할만 하다. 신축 저장부(614)에 저장된 상기 비트 스트림들 각각은, 서브랙(110)에 개별적으로 상호 접속된 4개의 STM-1 링크들을 통해 전송될 데이터 그룹들이다. 판독시 스위치(616)는, 상기 정보를 포트 유닛(117)과 같은 서브랙(110)내의 적합한 포트 유닛으로 전송하기전에, 신축 저장부(614)내 저장된 데이터 스트림 각각에서 개별 STM-1 링크들에 대한 데이터를 분리한다. 상기 데이터 스트림은 케이블(626)을 통해 각 개별 포트 유닛으로 전송된다. 상기 정보는 신축 저장 판독 계수기(617)의 제어하에 신축 저장부(614)로부터 판독된다.

전송기(transmitter; 615)는, 데이터 전송을 제외하고, 요소들(612 내지 617)에 의해 수행되는 것과 유사한 동작을 수행한다. 전송기(615)는 도 8에 도시된 포트(117)와 같은 포트 유닛으로부터 수신된 개별 STM-1 링크로부터의 출력에 응답한다. 도 8에 도시된 바와 같이, 정보를 BSSU들 각각에 대한 개별 데이터 비트 스트림으로 분리한 후에, 스위치(817)는 수신 프레이머(receive framer; 803)로부터 수신된 STM-1 링크로부터의 수신 정보를 전송한다. 예컨데, 전송기(615)는 케이블(627)의 일부인 리드(817)를 통해 상기 데이터 비트 스트림을 수신한다. 전송기(615)는 케이블(627)로부터 수신되는 비트 스트림들에 응답하여, 그 각각이 4개의 STM-1 링크들에 대한 데이터를 포함하는 8 비트 스트림들로 형성한다. 상기 정보는 케이블(628)을 통해 프레이머(611)로 전송된다. 그 후 프레이머(611)는 타이밍 신호 발생기(604)로부터 수신된 시스템 MFS 신호 및 클럭 신호를 이용하여 상기 정보를 양방향 광 링크(108)를 통해 전송한다. 전송기(615)는 타이밍 신호 발생기(604)로부터 수신된 타이밍을 이용하여 프레이머(611)로 정보를 전송한다. 프레이머(611)는 광섬유 링크(108)를 통해 BSSU(120)의 데이터 회로(401)로 정보를 중계한다. 데이터 회로(401)는, PLL(224)에 의해 발생되는 타이밍에 동기화하여, 신축 저장부(614)와 유사한 신축 저장부를 이용함으로써 전송기(615)로부터 수신되는 정보를 위치시킨다. 후술할 바와 같이, BSC(602)의 제어하에 각 포트 유닛은 STM-1 링크를 통해 인입되는 비트 위치들 각각이 어느 BSIU로 전송될지를 결정한다.

BSC(602)로부터 상기 BSSU들을 통해 전송되는 제어 정보는 프레이머(611)와 같은 상기 BSIU들의 프레이머들에 의해 분리되어 DTU(603)의 제어 수신기(631)로 전송된다. 제어 수신기(631)는 BSIU들(111 내지 115)의 다수로부터 동일한 제어 정보를 선택한다. 제어 수신기(631)는 DPLL 제어기(608)로 의도된 제어 정보를 분리하여 케이블을 통해 DPLL 제어기(608)로 전송한다. 제어 수신기(631)는 접속된 STM-1 링크들의 어느 비트 위치들이 개별 포트 유닛들에 의해 BSIU들(111 내지 115)로 통신될 지를 지정하는 것을 제어하는 제어 정보를 추출한다. 상기 제어 정보는 케이블(633)을 통해 상기 포트 유닛들로 전송된다. 양호하게는, 다중 제어 정보 경로들의 사용이 제어 수신기(631)와 같은 단순 하드웨어 회로가 새로운 제어 정보에 신속히 응답하는 최종 제어 정보를 결정하게 하도록 한다.

신축 저장부(614)의 목적은, 링크(108)로부터 수신되는 데이터의 버퍼링(buffering)을 허락함으로써, 상기 데이터가 신축 저장부(614)로부터 판독되어, 상기 서브랙의 다른 BSIU내의 동등한 요소들과 동기화되어 적합한 포트 유닛으로 전송될 수 있도록 하는 것이다. 신축 저장 기록 계수기(612)는 프레이머(611)로부터 리드(618)를 통해 상기 클럭 신호에 의해 발생되는 주파수와, 리드(619)를 통해 전송되는 시스템 멀티프레이밍 스트로브 신호(multiframing strobe(MFS) signal)에 의해 제어된다. 프레이머(611)는 링크(108)를 통해 전송되는 데이터에 삽입된 타이밍 정보로부터 상기 두 신호들을 복원한다. 상기 시스템 MFS 신호는 링크(108)를 통해 전송되는 상기 데이터의 각 다중 프레임의 개시를 정의하고, 상기 클럭 신호는 프레이머(611)가 신축 저장부(614)에 기록되는 8개의 병렬 데이터 스트림들 각각에 대해 새로운 비트를 제공하는 속도(rate)를 정의한다. 링크(108)로부터의 시스템 MFS 신호는 신축 저장 기록 계수기(612)가 0이 되어야 하는 시간을 정의한다. 마찬가지로, 신축 저장 판독 계수기(617)는 리드(638)를 통해 전송되는 MFS 신호와 DTU(603)의 타이밍 신호 발생기로부터 리드(639)를 통해 전송되는 클럭 신호에 의해 제어된다. 타이밍 신호 발생기(604)는 국부 오실레이터(605)의 출력에 의해 제어된다. 만약 국부 오실레이터(605)에 의해 발생되는 주파수 및 위상이 긴 시간 주기동안, 스위치 제어기(101)의 BSC(602)에 의해 이용되는 상기 오실레이터의 주파수 및 위상과 동일하다면, 신축 저장 기록 계수기(612)의 내용들은, 리드(638)를 통한 상기 MFS 신호가 신축 저장 판독 계수기(617)를 0으로 설정할 때, 최대 계수값의 절반과 동일할 것이다. 이 기능은 DPLL 제어기(608)에 의해 수행된다. 신축 저장 기록 계수기(612)와 신축 저장 판독 계수기(617)의 내용들의 상기 차이는, DTU(603)에 의해 이용되는 주파수와 스위치 제어기(101)의 BSC(602)에 의해 이용되는 시스템 주파수에 있어서 변동을 허용하도록 설계되어진다.

DPLL 제어기(608)가 어떻게 국부 오실레이터(605)의 주파수를 조정하는지를 고찰한다. 서브랙 MFS 신호가 발생하면, 신축 저장 기록 계수기(612)의 내용들은 래치(latch; 613)로 스트로브된다. BSIU들(112 내지 115) 각각은 래치(613)와 유사한 래치를 가진다. DPLL 제어기(608)는 상기 서브랙 MFS 신호에 응답하여 상기 래치들 각각의 내용들을 판독한다. 그 후 DPLL 제어기(608)는 상기 래치 내용들 각각으로부터 신축 기록 계수기(612)내 저장 가능한 최대값의 절반을 감산한다. BSIU들(111 내지 115) 각각에 대한 결과수는 개별 BSIU에 연합된 BSSU로부터 인입 링크를 통해 각 개별 BSIU에서 복원된 시스템 주파수의 위상차와 국부 오실레이터(605)의 위상차를 정의한다. DPLL 제어기(608)는 상기 결과수에 응답하여 도 7에 도시된 동작들을 수행한다.

도 7은 도 6에 도시된 DTU(603)의 DPLL 제어기(608)에 의해 수행되어 국부 오실레이터(605)의 주파수를 조정하는 단계들에 대한 흐름도이다. 일단 개시 블록(start block; 701)에 들어감으로써 상기 동작들이 개시되면, 판단 블록(decision block; 702)은 국부 오실레이터(605)의 주파수를 조정하는 계산을 수행하기 위한 시간 주기의 경과 여부를 결정한다. 상기 시간 주기는 1[msec]인 것이 바람직하다. 만약 그 대답이 NO라면, 판단 블록(702)은 반복된다. 만약 판단 블록(702)내의 그 대답이 YES라면, 블록(703)은 가용 리스트(available list)에서 이용 가능한 것으로 리스트된 제 1 BSIU를 선택한다. 상기 가용 리스트는 이미 그 타이밍이 정확한 것으로 결정된 BSIU들을 정의한다. 그 후 블록(704)은 상기 선택된 BSIU와 관련된 에러 정보(error information)를 판독한다. 상기 에러 정보는 BSIU(111)의 프레이머(611)와 같은 선택된 BSIU의 프레이머로부터 얻어진다. 판단 블록(706)은 링크 에러가 상기 선택된 BSIU와 그에 연합된 BSSU를 상호 접속하는 링크에서 검출되었는지 여부를 결정한다. 만약 에러가 검출되어 대답이 YES라면, 제어는 블록(709)으로 전이되어 상기 가용 리스트로부터 상기 선택된 BSIU를 제거한다. 블록(709)의 실행후, 제어는 판단 블록(712)으로 전이된다. 판단 블록(712)의 동작은 본 패러그래프의 후반부에서 기술될 것이다. 판단 블록(706)으로 돌아가서, 만약 대답이 NO라면, 판단 블록(708)은 상기 연합된 BSSU로부터의 정보가 상기 연합된 BSSU의 내부 에러를 표시하는지 여부를 결정한다. 상기 정보는 프레이머(611)로부터도 얻어진다. 만약 판단 블록(708)내의 대답이 YES라면, 제어는 블록(709)으로 전이된다. 블록(709)의 동작은 상술하였다. 만약 판단 블록(708)내의 대답이 NO라면, 블록(711)은, 차동 래치(difference latch; 613)와 같은 선택된 BSIU의 차동 래치로부터의 값에서 상기 신축 저장 기록 계수기의 최대 계수의 절반을 공제한 후, 상기 값을 향후 사용을 위해 유지되고 있는 총 값에 가산한다. 블록(711)의 실행 후, 판단 블록(712)은 상기 가용 리스트내 리스트된 또다른 BSIU가 있는지 여부를 결정한다. 만약 그 대답이 YES라면, 그 BSIU는 선택되며 제어는 블록(712)의 결정에 의해 제어는 블록(704)으로 전이된다.

판단 블록(712)로 돌아가서, 만약 그 대답이 NO라면, 블록(713)은, 계산된 총 값을 검정된 BSIU들의 수로 나눔으로써 검정된, 상기 BSIU의 래치로부터의 정보의 평균을 결정한다. 상기 수들 모두는 블록(711)내에서 계산된다. 상기 평균 수를 사용함으로써, 가용 소스들의 수가 증가하면 상호 무관한 잡음이 감소한다는 사실을 이용한다. 그 후 블록(714)은 상기 평균 수를 이용하여 종래 기술로 주지된 기술들을 사용하여 조정 값을 계산하고, 상기 조정 값을 오실레이터 조정 회로(oscillator adjustment circuit; 606)와 같은 오실레이터 조정 회로로 전송한다. 제어는 판단 블록(716)으로 전이된다.

판단 블록(716)은 가용 리스트내 상기 BSIU들에 대한 통계적 스크리닝 테스트를 수행하기 위한 시간이 경과되었는지 여부를 결정한다. 만약 대답이 NO라면, 제어는 판단 블록(702)으로 다시 전이된다. 통계적 스크리닝은 매 10[msec] 마다 수행되는 것이 바람직하다. 당업자는 상기 통계적 스크리닝이 상이한 간격들로 수행될 수 있다는 것을 쉽게 알 수 있다. 만약 판단 블록(716)내의 대답이 YES라면, 블록(717)은 제 1 BSIU(바람직하게는 BSIU(111))를 선택한다. 그 후 판단 블록(718)은 평균으로부터의 표준 편차를 계산하고, 상기 선택된 BSIU의 차동 래치로부터 판독된 값이 블록(713)에서 계산되었던 평균값으로부터의 상기 표준 편차내인지 여부를 결정한다. 만약 판단 블록(718)내의 대답이 NO라면, 상기 선택된 BSIU는, 제어가 결정 블록(722)으로 전이되기 전에, 가용 리스트로부터 소거된다. 판단 블록(718)으로 돌아가서, 만약 대답이 YES라면, 블록(719)은, 제어가 판단 블록(722)으로 전이되기 전에, 상기 선택된 BSIU를 상기 가용 리스트에 첨가한다. 판단 블록(722)은 통계적으로 스크린되는 또다른 BSIU가 존재하는 지를 결정한다. 본 실시예에서, 스크린될 마지막 BSIU는 BSIU(115)가 될 것이다. 만약 판단 블록(722)내의 대답이 YES라면, 블록(723)은 후속 BSIU를 선택하고 제어를 다시 판단 블록(718)로 전이한다. 만약 판단 블록(722)내의 대답이 NO라면, 제어는 다시 판단 블록(702)로 전이한다.

도 7에 관한 논의는, 국부 오실레이터(605)에 대한 조정을 계산하는데 이용될만큼 충분히 안정된 연합된 BSSU와 함께, 광섬유 링크로부터의 주파수를 복원하는 BSIU를 선택하는 것에 관한 것이다. 그러나, BSIU(111)을 예로 들면, 당업자는 선택되는 것이 광섬유 링크(108), BSSU(120) 및 포트 유닛(117)을 포함하는 경로임을 용이하게 이해할 것이다. 선택되고 검정되는 것은 이러한 BSIU(111)로부터 BSC(602)까지의 경로이다.

도 8은 포트 유닛(117)을 도시한 도면이다. 여타의 포트 유닛은 유사한 디자인을 가진다. 데이터는 DTU(603)의 타이밍 신호 발생기(604)로부터 리드(813)을 통한 STM-1 클럭 신호를 이용하는 PLL(802)의 타이밍 제어에 따라 STM-1 링크(103)를 통해 전송된다. 도 8에는 송수신기가 도시되지 않았으나, 당업자에게는 주지되었다는 점은 주목할만 하다. 상기한 전송은 주지된 기술을 이용해 수행된다. STM-1 링크(103)으로부터의 인입 데이터는 수신기 프레이머(803)에 의해 프레임된다.

도 8은, 원격 위상 검출(remote phase detection)이 수행되어 STU(601)이 포트 유닛(117)을 통해 STM-1 링크(103)에 위상 및 주파수가 로킹될 수 있는 방식을 도시한다. 상기 링크 주파수는 수신기 프레이머(803)에 의해 복원되어 안티-엘리어싱 PLL(anti-aliasing PLL; 804)로 전송된다. PLL(804)은 50[Hz] 저역 통과 위상 전이 기능(low pass phase transfer function)을 가지며, 디지틀 클럭 신호와 같은 최종 필터된 신호를 계수기(805)에 전달한다. 또한, PLL(804)은 인입 링크에서의 과도한 지터(jitter)나 클럭의 손실 유무에 관한 정보를 케이블(811)을 통해 원격 위상 제어기(remote phase controller; 809)로 전송한다. 계수기(805)는 단순히 올림셈을 하고 0으로 되돌아가는 자유 실행 계수기(free running counter)이다. 계수기(805)의 출력은, 타이밍 신호 발생기(604)로부터 리드(638)를 통해 수신된 MFS 신호의 제어에 따라, 래치(806)로 래치된다. 상기 MFS 신호는 매 500[s]마다 발생하고, 도 6의 리드(638)를 통해 전송된다. 상기 SUB-MFS 신호는 17의 배수 만큼 감소된 MFS 신호이며, 리드(812)를 통해 전송된다. 랫치(806)로부터 0선행하여 래치된 데이터는 상기 MFS 신호에 의해 래치(807)로 클럭된다. 감산기(subtractor; 808)는 래치들(806, 807)의 내용들간의 차이를 계산한다. 래치들(806, 807)간의 차는 최종 MFS 간격동안 발생된 입력 클럭 주기들의 수를 나타낸다. 그 후 예상된 차이의 수는 원격 위상 제어기(809)에 의해 전송되어야 하는 비트들의 수를 감소시키는데 사용된다. 상기 예상된 차이의 수는, STU(601)가 동조되는 상기 STM-1 링크에 STU(601)가 완전히 동기화된다면, 예상될 수 있는 클럭 주기들의 수가 된다. 그 후 상기 예상된 차이의 수는, 최종 차이를 얻도록, 감산기(808)에 의해 래치들(806, 807)의 내용들간의 차이에서 감산된다. 그 후 상기 최종 차이는 상기 링크 주파수와 도 6의 국부 오실레이터(605)에 의해 발생되는 주파수간의 500[s] 간격내 증가하는 위상차를 나타내는데 사용된다. 국부 오실레이터(605)의 주파수는 기본적으로 STU(601)에 의해 발생되는 시스템 주파수이고, 도 1에 도시된 시스템의 시간을 맞추기 때문에, 상기 최종 차이는 1 MFS 간격에서 링크 주파수와 시스템 주파수간의 차이를 나타낸다. 상기 최종 차이는 STU(601)로 전송되고 그 회로에 의해 이용되어, 상기 시스템 주파수가 상기 링크 주파수에 위상 및 주파수가 정합될 때까지, 상기 시스템 주파수를 조정한다.

원격 위상 제어기(809)는 각 MFS 신호의 발생시 원격 위상 메시지를 형성한다. 상기 원격 위상 메시지는 감산기(808)로부터의 현재 차이 및 직전 16회의 계산 중에 발생한 차이들의 합으로 구성된다. 당업자는 직전 16회의 계산들의 합과는 다른 합들이 계산될 수 있다는 것을 용이하게 이해할 수 있을 것이다. 예컨데, 2회의 계산들을 나타내는 차이의 합이 계산될 수 있다. 나아가 당업자는 복수의 차이들의 합들이 각 MFS 신호의 발생시 상기 원격 위상 메시지내 전송될 수 있다는 사실을 쉽게 알 것이다. 또한, 상기 메시지는 PLL(804)로부터 케이블(811)을 통해 전송된 정보와 계수기(810)의 내용들을 포함한다. 계수기(810)는 16까지 카운트하고 0으로 초기화하는 단순한 2진 계수기(binary counter)이다. 계수기(810)의 내용들은 원격 위상 제어기(809)에 의해 발생되는 일련의 원격 위상 메시지들을 정의한다. 상기 원격 위상 메시지는 도 6의 DTU(603)의 DPLL 제어기(608)로 전송된다. 각 포트 유닛은 고유하나 유사한 원격 위상 메시지를 DPLL 제어기(608)로 전송하고 있다. DPLL 제어기(608)는 STU(601)로부터 이미 수신된 메시지의 제어에 따라 0, 1 또는 2개의 상기 원격 위상 메시지들을 선택하고, BSIU들(111 내지 115) 및 BSSU들(120 내지 129)을 통해 상기 선택된 메시지를 STU(601)로 전송한다. 임의 시간에서, STU(601)는 1개의 포트 유닛으로부터의 상기 원격 위상 메시지만을 사용할 것이다. STU(601)는 각 서브랙으로부터 2개의 원격 위상 메시지들을 선택할 수 있고, 주어진 임의 시간에서 16개의 상기 원격 위상 메시지들까지 가능한 것이 바람직하다. 당업자는 상기한 능력이 STU(601)로 하여금 다수 타입의 동기화 동작들을 수행하게 한다는 것을 이해할 수 있다. STU(601)는 주파수가 최대 정확도를 가지는 것으로 표시된 STM-1 링크에 기초한 기준 선택을 한다. 상기와 같은 융통성은 STU(601)로 하여금 도 1에 도시된 시스템에서 종결되는 상기 256개의 STM-1 링크들 중의 임의의 하나를 상기 시스템 주파수를 조정하는 링크로 선택하게 한다.

STM-1 링크(103)로부터 포트 유닛(117)에 의해 수신되는 데이터는 수신 프레이머(803)에 의해 먼저 프레임된다. 수신 프레이머(803)가 신축 저장부(614)와 연합된 기록 및 판독 계수기들의 기능을 포함한다는 것은 주목할만하다. 정보는 수신 프레이머(803)의 상기 신축 저장부로부터 판독되고 스위치(814)에 병렬적으로 8 비트로 전송된다. 스위치(814)는 케이블(633)을 통해 수신되는 제어 수신기(631)로부터의 비트 슬라이스 제어 정보에 응답하여 BSIU들(111 내지 115)을 향한 케이블에 대한 비트 스트림을 형성한다. 예컨데, 만약 BSIU(111)가 데이터를 스위치하는데 이용된다면, 1 비트 스트림은 도체(817)를 통해 BSIU(111)로 전송될 것이다.

STM-1 링크(103)를 통해 전송될 데이터는 능동적으로(actively) 데이터를 스위칭하고 있는 각 BSIU들(111 내지 115)로부터 스위치(816)에 의해 수신된다. 예컨데, 스위치(816)는 스위치(616)으로부터 도체(629)를 통해 STM-1 링크의 1 비트 위치에 대한 비트들을 수신한다. 제어 수신기(631)로부터 케이블(633)을 통해 수신되는 제어 정보에 응답하여, 스위치(816)는 인입 커넥터를 통해 수신되는 상기 비트 위치들을 조정함으로써, 상기 비트 위치들이 케이블(818)을 통해 전송 프레이머(801)에 병렬로 전송되는 비트상에 적절한 위치를 가지도록 하게 한다. 케이블(818)은 8 비트들을 병렬로 전송한다. 전송 프레이머(801)는 각 사이클에 대해 수신된 상기 8 인입 비트들에 응답하여, STM-1 링크(103)을 통해 전송되도록 이들을 직렬 비트 스트림으로 형성한다.

도 9는 도 6의 STU(601)에 대한 상세도이다. 도 8의 원격 위상 제어기(809)와 같은 원격 위상 제어기에 의해 전송된 상기 원격 위상 메시지는 BSC(602)에 의해 먼저 수신되어 도 6의 STU(601)로 전이된다. DPLL 제어기(901)는 선택된 포트 유닛으로부터의 상기 원격 위상 메시지에 응답하여, 오실레이터 조정 회로(oscillator adjustment circuit; 903)를 통해 국부 오실레이터(904)를 위상에 관해 제어한다. 국부 오실레이터(904)는 정밀 오실레이터(precision oscillator; 905) 및 상기 선택된 STM-1 링크에 조정된다. 국부 오실레이터(904)의 조정을 수행하기 위하여 DPLL 제어기(901)에 의해 이용되는 알고리듬은 당업자에게 주지되었고 미국 특허 No. 5,483,201에 기재되어 있다. 국부 오실레이터(904)의 출력은 시스템의 타이밍을 BSC(602)로 제공하는 타이밍 신호 발생기(906)의 구동에 이용된다.

도 10에는 STU(601)의 또 하나의 실시예가 도시되어 있다. 본 실시예에서, 타이밍 신호 발생기(1006)에 대한 시스템 주파수의 제공에 관해, 요소들(1001 내지 1005)은 도 9의 요소들(901 내지 905)과 같은 방식으로 기능한다. 도 9의 STU(601)의 제 1 실시예에서와 같이, DPLL 제어기(1001)는 선택된 포트 유닛으로부터의 원격 위상 메시지에 응답하여 국부 오실레이터(1004)를 제어한다. 또한, 또다른 하나의 STM-1 링크들로부터 자신의 시스템 주파수를 유도할 필요가 있는 또 다른 외부 스위칭 시스템이 도 1에 도시된 시스템과 함께 물리적으로 위치되어있다. 타이밍 신호 발생기(1006)의 주파수 및 위상은 포트 유닛(117)과 같은 각 포트 유닛에서 정확하게 표시되므로, 도 8의 원격 위상 제어기(809)와 같은 원격 위상 제어기에 의해 발생되는 원격 위상 메시지는, 도 10의 디지틀 합성기(digital synthesizer; 1012)를 이용하는 STU(601)에 의해, 주어진 임의의 STM-1 링크의 주파수를 재생하는데 이용될 수 있다. DPLL 제어기(1001)는 상기 원격 위상 메시지에 응답하여 타이밍 신호 발생기(1006)으로부터의 펄스들의 수를 제어하며, 상기 펄스들은 디지틀 합성기(1012)의 제어에 의해 아날로그 PLL(1011)로 전송된다. 아날로그 PLL(1008)은 인입 펄스들에 응답하여, 선택된 STM-1 링크의 주파수 및 위상의 정확하고 필터된 형태의 아날로그 신호를 재생한다. 상기 아날로그 신호는 상기 외부 스위칭 시스템으로 전송된다.

도 11에는 도 10의 요소들에 의해 발생되는 신호들이 도시되어 있다. 라인(1101)은 타이밍 신호 발생기(1006)로부터 리드(1007)를 통해 출력되는 주파수 신호를 도시한 것이다. 만약 긴 시간 주기동안 라인 주파수 신호의 주파수 및 위상이 타이밍 신호 발생기(1006)로부터 리드(1007)를 통해 출력되는 주파수 신호와 동일하다면, 디지틀 합성기(1012)는 도 11의 라인(1103)으로 도시된 펄스를 연속적으로 출력한다. 그 결과, 타이밍 신호 발생기(1006)로부터 리드(1007)를 통해 수신되는 매 6개의 펄스들에 대해, 디지틀 합성기(1012)는 리드(1007)를 통해 수신되는 6개의 펄스들 중 4개를 리드(1009)를 통해 아날로그 PLL(1008)로 전송한다. 아날로그 PLL(1008)은 이들 펄스에 응답하여 상기 외부 스위칭 시스템으로 전송되는 2048[kHz] 신호를 발생하는 것이 바람직하다. 만약 STM-1 링크의 라인 주파수가 타이밍 신호 발생기(1006)의 주파수보다 낮다면, 디지틀 합성기(1012)는, DPLL 제어기(1001)의 제어에 따라, 아날로그 PLL(1008)의 출력이 STM-1 링크의 주파수 및 위상과 정합될 때까지, 라인(1102)으로 도시된 것처럼, 6개의 펄스 중 3개를 발생하여 상기한 주파수차를 조정한다. 마찬가지로, 만약 STM-1 링크의 주파수 신호가 타이밍 발생기(1006)의 주파수보다 높다면, 디지틀 합성기(1012)는, DPLL 제어기(1001)의 제어에 따라, 라인(1103)으로 도시된 것처럼, 리드(1007)를 통해 수신되는 6개의 인입 펄스 중 5개를 전송한다. 아날로그 PLL(1008)은 상기 증가된 수의 펄스들에 응답하여 상기 외부 스위칭 시스템으로 전송되는 신호의 주파수를 높인다. 수신되는 디지틀 펄스에 응답하여, 그것의 출력상으로 완만하고 안정된 아날로그 신호를 발생하는 아날로그 PLL(1008)의 디자인은 당업자에게 주지되었다.

도 12에는 도 10의 디지틀 합성기(1012)의 세부가 도시되어 있다. 요소들(1201 내지 1205)은 모드 6 계수기(mod 6 counter)를 형성하여 타이밍 신호 발생기(1006)로부터 리드(1007)를 통해 6개의 클럭 펄스들 후에 재사이클시킨다. 당업자는 모드 6 계수기들의 디자인 및 그들의 동작을 잘 이해하며, 그 세부는 여기서 기술하지 않을 것이다. 도 12에 도시된 논리 회로(logic circuit)의 전동작을 고려할 때, 만약 플립 플롭(flip flop; 1214)이 설정된다면, 도 11의 라인(1103)으로 도시된, 리드(1007)를 통해 수신되는 상기 모드 6 계수기의 각 사이클 중 5개의 펄스들이 게이트들(1221, 1222)을 통해 리드(1009)로 전송된다. 만약 플립 플롭(1213)은 설정되고 플립 플롭(1214)는 그렇지 않다면, 도 11의 라인(1102)으로 도시된, 상기 모드 6 계수기의 각 사이클 중 3개의 펄스들이 라인(1007)으로부터 게이트들(1221, 1222)을 통해 라인(1009)으로 전송된다. 만약 어떠한 플립 플롭(1214 또는 1213)도 설정되지 않는다면, 상기 모드 6 계수기의 사이클 중 4개의 펄스들이 리드(1007)로부터 게이트들(1221, 1222)을 통해 리드(1009)로 전송된다. 게이트들(1216 내지 1219)은 상기 모드 6 계수기의 상태(플립 플롭들(1201 내지 1203)의 출력들)에 응답하여, 플립 플롭들(1213, 1214)에 관한 선행 기술된 동작들을 달성하도록 게이트(1221)를 제어하는 플립 플롭(1220)을 제어한다. 당업자는 이러한 동작들을 수행하는 플립 플롭들(1201 내지 1203)과 관련된 요소들(1213 내지 1222)의 동작들을 용이하게 이해할 수 있다.

상기 모드 6 계수기의 각 사이클에 대해, 플립 플롭(1214)의 상태는 시프트 레지스터(shift register; 1211)의 출력에 의해 결정되고, 플립 플롭(1213)의 상태는 시프트 레지스터(1212)의 출력에 의해 결정된다. 시프트 레지스터들(1211, 1212) 각각은 8 비트들을 포함한다. 상기 8 비트들은, DPLL 제어기(1001)로부터 케이블(1011)을 통해 수신되는 데이터 및 스트로브 신호를 통해, 상기 시프트 레지스터들로 삽입된다. 시프트 레지스터(1211)로 로드되는 데이터는 서브케이블(subcable; 1225)을 통해 수신되고, 스트로브 신호의 제어에 따라 리드들(1223, 1224)을 통해 로드된다. 마찬가지로, 시프트 레지스터(1212)로 로드되는 데이터는 서브케이블(1226)을 통해 수신되고, 리드들(1223, 1227)을 통해 수신되는 스트로브 신호의 제어에 따라 시프트 레지스터(1212)로 삽입된다. 시프트 레지스터들(1211, 1212)은 모드 6 계수기의 각 사이클에 대해 단 1 회 시프트된다. 시프트 레지스터내 상기 비트들의 시프트는 게이트(1206) 및 플립 플롭(1207)에 의해 제어되어, 상기 모드 6 계수기의 사이클이 개시될 때, 리드(1007)를 통한 클럭 신호가 상기 시프트 레지스터를 시프트시키는 것을 허용한다.

도 13에는 DPLL 제어기(1001)에 의해 수행되는 디지틀 합성기(1012)의 제어 단계가 흐름도의 형태로 도시되어 있다. 판단 블록(1301)은 지금이 디지틀 합성기(1012)로 보내질 조정의 계산을 수행할 시간인지 여부를 결정한다. 상기 계산은 매 8[msec]마다 수행되는 것이 바람직하다. 도 8의 원격 위상 제어기(809)와 같은 원격 위상 제어기는 매 밀리 초마다 시스템 주파수와 링크 주파수간의 차이를 계산하되 8[msec] 주기동안 상기 차이들의 합을 유지시킴을 상기하기 바란다. 상기 차이들의 합은 디지틀 합성기(1012)를 조정하는데 이용된다. 만약 판단 블록(1301)에서의 대답이 YES라면, 제어는 판단 블록(1302)로 전이되어 상기 원격 위상 메시지내의 에러의 발생 여부를 결정한다. 만약 판단 블록(1302)에서의 대답이 YES라면, 제어는 에러 치유를 위해 블록(1303)으로 전이된다. 만약 판단 블록(1302)에서의 대답이 NO라면, 제어는 판단 블록(1304)으로 전이되어 상기 차이의 합이 -7 보다 크고 7 보다 작은 지 여부를 결정한다. 만약 판단 블록(1304)에서의 대답이 NO라면, 제어는 에러 치유를 위해 블록(1303)으로 전이된다. 만약 판단 블록(1304)에서의 대답이 YES라면, 판단 블록(1306)은 상기 차이의 합이 0보다 작은지 여부를 결정한다. 만약 판단 블록(1306)에서의 대답이 YES라면, 제어는 블록(1307)으로 전이되어 상기 차이의 합의 절대값을 바이트내 동등한 수의 비트로 변환한다. 예컨데, 만약 상기 차이의 합이 -4라면, 블록(1307)은 4개의 1들 및 4개의 0들을 가진 바이트를 형성한다. 블록(1307)에서 상기 바이트들이 형성된 후, 제어는 블록(1308)으로 전이되어 상기 형성된 바이트를 시프트 레지스터(1212)에 로드하고 0들을 시프트 레지스터(1211)에 삽입한다.

판단 블록(1306)으로 돌아가서, 만약 상기 대답이 NO라면, 판단 블록(1309)은 상기 차이의 합이 0보다 큰지 여부를 결정한다. 만약 상기 대답이 YES라면, 블록(1312)은 상기 차이의 합의 절대값과 같은 동등한 수의 비트를 포함하는 바이트를 형성한다. 그 후 블록(1313)은, 제어가 판단 블록(1301)으로 다시 전이되기 전에, 상기 형성된 바이트를 시프트 레지스터(1211)에 로드하고, 0들을 시프트 레지스터(1212)에 삽입한다. 만약 판단 블록(1309)에서의 대답이 NO라면, 제어는 블록(1311)로 전이되어, 제어가 판단 블록(1301)으로 다시 전이되기 전에, 0들을 시프트 레지스터들(1211, 1212)로 삽입한다.

복수의 타이밍 경로가 복수의 독립적인 스위칭 유닛을 가진 스위칭 네트워크를 통해서 설치되되, 각 스위칭 유닛은 스위칭 네트워크를 통하여 주어진 외부 데이터 링크로부터 각 데이터 그룹의 한 비트를 스위치하는 장치와 방법에 의해 전술한 문제점들이 해결되고 기술적 진보가 이루어진다.

Claims (8)

1. 스위칭 시스템의 복수의 포트 인터페이스들(port interfaces)의 타이밍을 표준 타이밍 유닛(central timing unit)에 의해 조정하는 장치에 있어서,

   상기 복수의 포트 인터페이스의 그룹들에 대해 타이밍 정보를 제공하는 복수의 포트 타이밍 유닛들로서, 상기 복수의 포트 타이밍 유닛들의 각각은 개별 그룹에 타이밍을 제공하는, 복수의 포트 타이밍 유닛들(port timing units)과,

   상기 복수의 포트 인터페이스들을 통해서 복수의 외부 링크들사이에 데이터를 통신시키는 복수의 스위칭 유닛들(switching units)과,

   상기 표준 타이밍 유닛으로부터 상기 복수의 포트 타이밍 유닛들로의 복수의 타이밍 경로들로서, 상기 복수의 타이밍 경로들의 각각은 상기 스위칭 유닛들의 개별 유닛을 통해서 통신되는, 복수의 타이밍 경로들(timing paths)과,

   타이밍 차 검출기의 그룹들로서, 타이밍 차 검출기들의 그룹들의 각각이 상기 복수의 포트 타이밍 유닛들중의 하나를 상기 복수의 타이밍 경로들에 개별적으로 접속하는, 타이밍 차 검출기들(timing difference detectors)의 그룹들과,

   상기 복수의 타이밍 경로들중의 한 개별 경로와 상기 복수의 포트 타이밍 유닛들중 접속된 한 유닛 사이의 타이밍의 차를 결정하는, 타이밍 차 검출기들의 그룹의 각 검출기와,

   상기 접속된 타이밍 차 검출기들에 의해 결정된 타이밍의 차에 응답하여, 상기 복수의 포트 타이밍 유닛들의 각 유닛의 타이밍을 조정하는 상기 복수의 포트 타이밍 유닛들의 각 유닛을 포함하는, 복수의 포트 인터페이스들의 타이밍을 조정하는 장치.
2. 제 1 항에 있어서, 상기 복수의 포트 타이밍 유닛들의 각 유닛은 상기 복수의 타이밍 경로들의 각각에 대한 유효 타이밍 정보(valid timing information)를 결정하고,

   상기 복수의 포트 타이밍 유닛들의 각 유닛은 상기 복수의 포트 타이밍 유닛들의 각 유닛의 타이밍을 조정하기 위해 유효 타이밍 정보로부터 정보를 계산하는, 복수의 포트 인터페이스들의 타이밍을 조정하는 장치.
3. 제 2 항에 있어서, 상기 복수의 포트 타이밍 유닛들의 각 유닛은 유효 타이밍 정보를 통계적으로 계산하는, 복수의 포트 인터페이스들의 타이밍을 조정하는 장치.
4. 제 3 항에 있어서, 상기 스위칭 유닛들의 각각은 상기 표준 타이밍 유닛으로부터의 타이밍 정보에 응답하여, 상기 표준 타이밍 유닛으로부터 상기 포트 타이밍 유닛들의 각 유닛으로의 상기 복수의 타이밍 경로들을 설정하기 위해, 상기 타이밍 정보를 포트 인터페이스들의 각각에 다시 전송된 데이터와 조합하는, 복수의 포트 인터페이스들의 타이밍을 조정하는 장치.
5. 스위칭 시스템의 복수의 포트 인터페이스들의 타이밍을 표준 타이밍 유닛(central timing unit)에 의해 조정하는 방법으로서, 상기 스위칭 시스템은, 상기 복수의 포트 인터페이스들의 그룹들에 대해 타이밍 정보를 제공하는 복수의 포트 타이밍 유닛들(port timing units)과, 상기 복수의 포트 인터페이스들을 통해서 복수의 외부 링크들 사이에 데이터를 통신시키는 복수의 스위칭 유닛들(switching units)과, 타이밍 차 검출기들의 그룹들의 각각이 상기 복수의 포트 타이밍 유닛들의 하나를 복수의 타이밍 경로들에 개별적으로 접속시키는 타이밍 차 검출기들(timing difference detectors)의 그룹들을 구비한, 복수의 포트 인터페이스들의 타이밍을 조정하는 방법에 있어서,

   상기 복수의 포트 타이밍 유닛들의 각각에 의해, 상기 복수의 포트 인터페이스들의 개별 그룹에 대해 타이밍을 제공하는 단계와,

   상기 표준 타이밍 유닛으로부터 상기 복수의 포트 타이밍 유닛들로 복수의 타이밍 경로들을 통신시키며, 상기 복수의 타이밍 경로들의 각각은 상기 스위칭 유닛들의 개별 유닛을 통하여 통신되는, 통신 단계와,

   상기 타이밍 차 검출기들의 그룹의 각 검출기에 의해, 상기 복수의 타이밍 경로들의 개별 경로와 상기 복수의 포트 타이밍 유닛들중 접속된 한 유닛 사이의 타이밍의 차를 결정하는 단계와,

   상기 접속된 타이밍 차 검출기들에 의해 결정된 타이밍의 차에 응답하는 상기 복수의 포트 타이밍 유닛들의 각 유닛에 의해, 상기 복수의 포트 타이밍 유닛들의 각 유닛의 타이밍을 조정하는 단계를 포함하는, 복수의 포트 인터페이스들의 타이밍을 조정하는 방법.
6. 제 5 항에 있어서, 상기 복수의 포트 타이밍 유닛들의 각 유닛에 의해, 상기 복수의 타이밍 경로들의 각각에 대한 유효 타이밍 정보를 결정하는 단계와,

   상기 복수의 포트 타이밍 유닛들의 각 유닛의 타이밍을 조정하기 위해, 상기 복수의 포트 타이밍 유닛들의 각 유닛에 의해 유효 타이밍 정보로부터 정보를 계산하는 단계를 더 포함하는, 복수의 포트 인터페이스들의 타이밍을 조정하는 방법.
7. 제 6 항에 있어서, 상기 복수의 포트 타이밍 유닛들의 각 유닛에 의해, 유효 타이밍 정보를 통계적으로 계산하는 단계를 더 포함하는, 복수의 포트 인터페이스들의 타이밍을 조정하는 방법.
8. 제 7 항에 있어서, 상기 표준 타이밍 유닛으로부터의 타이밍 정보에 응답하는 상기 스위칭 유닛들의 각각에 의해, 상기 표준 타이밍 유닛으로부터 상기 포트 타이밍 유닛들의 각 유닛으로의 복수의 타이밍 경로들을 설정하기 위해, 상기 타이밍 정보를 포트 인터페이스들의 각각으로 다시 전송된 데이터와 조합하는 단계를 더 포함하는, 복수의 포트 인터페이스들의 타이밍을 조정하는 방법.