JPS58205347A - 情報再配列装置 - Google Patents

情報再配列装置

Info

Publication number
JPS58205347A
JPS58205347A JP58077713A JP7771383A JPS58205347A JP S58205347 A JPS58205347 A JP S58205347A JP 58077713 A JP58077713 A JP 58077713A JP 7771383 A JP7771383 A JP 7771383A JP S58205347 A JPS58205347 A JP S58205347A
Authority
JP
Japan
Prior art keywords
information
output
input
memories
delay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP58077713A
Other languages
English (en)
Other versions
JPH0345941B2 (ja
Inventor
ジヤン−クロ−ド・グリマ
ベルナ−ル・パンド
ギ・アルベ−ル・ジユ−ル・ダビツド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPS58205347A publication Critical patent/JPS58205347A/ja
Publication of JPH0345941B2 publication Critical patent/JPH0345941B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L12/00—Data switching networks
    • H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
    • H04L12/42—Loop networks
    • H04L12/427—Loop networks with decentralised control
    • H04L12/43—Loop networks with decentralised control with synchronous transmission, e.g. time division multiplex [TDM], slotted rings
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures
    • H04J3/1623—Plesiochronous digital hierarchy [PDH]
    • H04J3/1647—Subrate or multislot multiplexing

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発、明の分野 本発明は人力時分割多重情報より得られる出力時分割多
重情報を伝送するための情報再形成装置で、１フレーム
内に配置した時間周期により形成した高速レートチャネ
ルならびに複数のフレームを含むマルチフレーム内に配
置し、連続するフレームにわたって分布した時間周期に
より形成した低速レートチャネルに対して該時分割多重
を与えるようにするとともに、データ入力およびデータ
出力を有する組のメモリを含み、数組のメモリに、この
多重機構よりの情報を入力多重情報のレートで書込むた
めの書込回路を接続するとともに、数組のメモリに含ま
れる情報をそのレートで出力多Ｉ！Ｕ＋＠構に供給する
ための読取回路を接続するよう噂成した情報再形成装置
に関するものである。
従　　来　　技　　術 このａｉ装置に関しては、フランス国特許第２，１６５
．１８２号（特開昭４８−７１８１６号に対応）、特に
、同上特許第４図および同図に関する記述に記載されて
おり公知である。この装置においては、数組のメモリを
２つの群、すなわち、高速レートチャネルよりの情報を
記憶させるメモリ群と、低速レートチャネルよりの情報
を記憶させるメモリ群とにより形成し、これらメモリ群
の書込回路および読取回路をセパレート形回路により形
成している。
発　　明　　の　　目　　的 本発明の目的は上述の従来技術による装置の回路を簡易
化した改良形情報再形成装置を提供しようとするもので
ある。
発　　明　　の　　構　　成 本発明に係る上述形式の情報再形成装置においては、切
換え手段とともに作動して、数組のメモリの出力に導出
される低速レートチャネルよりの情報を遅延させるため
の遅延素子と、出力多重情報を供給するため、数組のメ
モリのデータ出方および該遅延素子に接続した結合回路
とを具えたことを特徴とする。
以下図面により本発明を説明する。
第１図は２つのチャネル出力、すなわち高速レートチャ
ネル（ファーストレートチャネル）および低速レートチ
ャネル（スローレートチャネル）←１ト　　　　゛　　
　　　　　　　　　　　　　　　　　　　　−・）斗を
有する多重機構を示す。
＋％連レートチャネルは異なるフレーＡ　ＴＲＯ，ＴＲ
Ｉ。
・・・ＴＲ２０４７内に配置したタイムスロットＩＯ，
ＩＩ。
・・・工２４７によりこれらを形成する。ただし、この
場合、これらのタイムスロットは各々１つの２進素子を
含むものとする。
また、低速レートチャネルは、フレームエンドに位置す
る時間周期工２４７より後のタイムスロットによりこれ
らを形成する。この場合、これらのタイムスロツ）Ｓは
８個の２進素子を含み、後述するように、時間間隔ＩＴ
　２４８ないしＩＴ２５５内に設けられる。低速レート
チャネルＣ８ＯはフレームＴＲＯ，ＴＲＩ、・・・ＴＲ
６のスロットＳから形成され、チャネルＣ８Ｉはフレー
ムＴＲ８、ＴＲ９，・・・ＴＲ１４のスロットＳから形
成され、以下これに準じて形成される。また、フレーム
ＴＲ？　、　ＴＲ１５，・・・ＴＲ２０４７の各タイム
スロットＳは時間間隔ＩＯ，ＩＩ。
・・・をきめるのに使用されるフレームコードＴを含み
、フレームＴＲ２０４０ないしＴＲ２０４６のスロッ）
Ｓ（すなわち、チャネル０８１５　）は異なるチャネル
ａｓｏ　、　ａｓｔ、・・・ＣｊＳ２５５へのナンバー
の割当てを可能にするマルチフレームコードＴ（コード
Ｔの補数）を含む。
第２図において、符号数字ｌは情報再形成装置を示す。
装置１は前述のフランス国特許第２．１６５゜１８２号
に記載されているような形式のループ状電気通信シス７
台内に設けられているものである。
このシステムは種々のユニット２．８．４，５．６間に
おける情報の交換を可能にするように形成する。
すなわち、前記各ユニットはラインＩＯによす相互に接
続し、前記ラインｌＯを介して図に矢印で示す方向に情
報を伝送しうるよう形成する。第２図において、符号数
字１１は出力多重情報を導出する装置ｌの出力を示し、
符号数字１２は入力多重情報用の入力を示す。
第８図は第１図示装置の祥細を示すもので、ライン１０
は入力１２および出、力１１に接続されるものとする。
クロック回路２０は入力端子１ｇにあられれる情報のレ
ートを修復して、その信号を同期回路２１に供給し、前
記同期回路２１におい°ＣＣ青々フレームコードＴおよ
びマルチフレームＴを検出し、入力多重情報のメモリ群
ＭＯ、Ｍｌ、・・・・Ｍｌへの書込みが可能となるよう
信号の処理を行う。これらのメモリＭＯ，Ｍ１．・・・
Ｍｌはそれぞれ人力１２に接続した関連の入力ＥＯ、Ｅ
ｌ、・・・Ｅ７と、切換スイッチ２５を介してメモリ群
の出力ＳＮに接続するようにした出力８０　、８１．・
・・Ｓ７と、回路２１に接続した書込み制御人力ｗｏ　
、　ｗｔ・・・Ｗ７と、アドレスコード用人力ＡＯ，Ａ
１．・・・Ａ７とを具える。
また、出力多重機構のレートを確定するため、本装置は
水晶発振器８０およびその後段に配置したクロック信号
発生回路８１を含み、前記回路８１によりメモリＭＯ，
Ｍ１．・・・Ｍｌを読出すのに使用する檀々の信号を発
生させるようにする。本実施例の場合、各メモリは１フ
レーム、すなわち、２５６の２進菓子を記録することを
目的としている。回路２１の出力に接続した第１ワイヤ
Ａ２Ｎは出力多点の２進レートで生成される２進モジュ
ロ−２５６ナンバーを搬送する。ワイヤム２１およびＡ
８１を介して搬送されるこれらのコードはメモリＭＯな
いしＭｌ用のアドレスコードとして使用する。また、切
換スイッチＣム０　、　ＯＡＲ，・・・Ｏ１２はワイヤ
Ａ２１またはム８１のどのアドレスコードを入力ＡＯ，
Ａ１．・・・ム７に供給するかを決定する。これらの切
換スイッチの位置制御信号は前記メモリのアドレスコー
ド用入力にワイヤム２１が接続された際、これらのメモ
リが畜込み位置に調Ｉｉされるよう前記メモリの書込み
制御入力に結合する。第２ワイヤＢｌはその１つを制御
人力ＷＯに接続し、他の１つを制御人力Ｗｌに接続し、
以下これと同じように各制御入力に接続する。回路８１
の出力に接続したワイヤＢａｔは読出しモードにおける
メモリの選択を可能にする。これがため、これらのワイ
ヤを切換スイッチ２５の制御用入力に接続する。
コード比較器５０はワイヤＢ２１およびＳ８１上にある
コードを比較し、それらが等しいとき、回路８１に作用
してワイヤ８１上のコードの生成を阻止する働きをする
。
また、出力ＳＭには、１６３２０２進素子の遅延を生ず
る遅延素子５５を接続する。切換スイッチ６０は、これ
が＠ｌの位置にある場合は、出力多重内のチャネルエの
情報をそのとき出力ＳＭに接続されている出力端子】ｌ
に搬送し、また第２の位置にある場合は、出力多重内の
コードＴおよびコードＴを有するチャネルＯ８の情報を
そのとき遅延素子５５の出力に接続されている端子１１
に搬送することを可能にする。
Ｌ′ｊ下第下図４図び第５Ｋを参照して本発明装置の作
動につき説明することにする。
第４図のラインａは出力多重機構を示す。ここでは８つ
の連続するフレームＥＴＯ、ＥＴｌ、・・・ｇＴ７に関
してのみ説明することにする。これは、関連するメモリ
ＭＯないしＭｌに記録された８つの連続するフレームＲ
ＴＯ，ＲＴＩ、・・・ＲＴ７に関する説明に対応するも
のである。
前述したように、フレームＲＴｏはメモ＋ＪＭｏにＩＩ
Ｌ！録されるようにする。それがため、書込み制御人力
ＷＯを活性にして、ワイヤＡ２１上のコードを入カム０
に供給し、（第４図のラインＣ参照）、次いでフレーム
ＲＴＩを記録しくラインｄ）、以下フレームＲＴ７まで
の記録な行う。
第５図には、チャネルＯ８を形成する種々の異なる８ビ
ツトをパルス形状で図示しである。黒色のパルスはフレ
ームコードまたはマルチフレームコードの基準８ビツト
バイトを表わす。ここで、ラインａは送出多重情報を示
し、ラインｂは受信多重情報を示し、またラインＣは出
力ＳＭにおける多重情報を示す。この出力における多重
情報は送出しようとする多重情報に対してＢフレームだ
けシフトさせる。この場合、情報を正しいチャネルナン
バーに適切に対応させるようにするためには、チャネル
Ｏ８ｉの８ビツトバイトを１６８２０２進素子に等しい
時間周期だけシフトさせる必要がある。
第６図は遅延素子５５の実施例を示す詳細図である。こ
の遅延素子は、本来、その入力を出力８Ｍに接続し、そ
の出力をメモリ８０のデータ入力に接続するようにした
シフトレジスタ７５によ？）与えられる。この場合、前
記メモリ８０のデータ入力は１つの２進素子の１６ａｌ
Ｊワード内で構成さオ１１　これらのワードのアドレス
ムＡ　（ｉ）はモジュロ１６８１２カウンタ８５により
生成される。メモリ８０の出力はこれをシフトレジスタ
９０の人力に接続し、酌記レジスタ９０の出力を切換ス
イッチ６゜に接続する。これらのレジスタ７５および９
０のシフト作動は、それぞれ、ワイヤＷＨおよびＲＨを
斤して伝送される信号により制御するようにする。
メモリ８０の書込モードまたは読取モードによる作動は
、ワイヤＷＲＲ上に伝送される信号の制御にヨ會）行う
ようにし、カウンタ８５の前進（アドバンス）作動はワ
イヤＷＲＲおよびＷＨを接続したクロック信号発生回路
８１により制御するようにする。
以下、この遅延素子がどのように作動するかをまず第７
図により説明することにする。
第７図のラインａは異なるフレームを構成する種々の時
間間隔を示す。ここでは図示を明瞭にするため時間間隔
のナンバーに符号文字工を付加せずに表示しである。２
４８ないし２５５で表示した時間間隔は７レームＴＲｊ
に関連し、０ないし８４で表示した時間間隔は後続のフ
レームＴＲ（ｊ＋ｘ）に関連する。これらのフレームは
端子ＳＭの領域内で考慰するものとする。また、ライン
ｂはワイヤＷＨ上を伝送される信号の形状を示す。この
信号の立上り縁部、すなわち、縁部Ｆｌ　、　Ｆ２．・
・・Ｆ８のみが活性であり、それらは時間間隔Ｉ　２４
８　、２４９・・・２５５内に含まれる２進素子をレジ
スタ７５に記録することを可能にするので、メモリ８０
の入力における縁部Ｆ８の後に続く２進素子は時間間隔
工２４８内に含まれる２進素子となる（ラインＣ参照）
、この２進素子は、ワイヤＷＷＲ上の信号が値′０“（
ラインｅのポイントＬＯ）をとるとき、カウンタ８５に
より生成されるアドレスムム（ｉ）　（ラインｄ）に記
録される。この記録操作の前には、アドレスＡＡ（ｉ）
によりきめられた同じ記憶場所にあった前の２進素子が
、ワイヤＲＨ上に伝送される信号の立上り縁部ＦＩＯに
おいて、シフトレジスタ９０に供給される。この２進素
子は、カウンタ８５がこの前にアドレスムム（１）を生
成した際、記録されたもので、これは、フレーム’ｒＲ
（ｊ＋１−２０４０　）、すなわち、ＴＲ（ｊ−２０８
９）ノ時間間隔に含まれていたものである。ワイヤＲＨ
（ラインｆ）上にある信号の立上り縁部ＦＩＯにおいて
は、ｓｉｔに存在したフレームＴＲ（ｊ−２ｏ４ｏ　）
ノ時間間隔１２４８ないし工２５６の２進素子は立上り
縁部ＦｉｔないしＦ１８の間に伝送される。一方の立上
り縁部ＦｌないしＦ８と他方の立上り縁部Ｆｉｌないし
Ｆ１８は、時間間隔工のレートと同じ高速レートで相互
に続いて起る。また、ワイヤＲＨ上の搬送彼信号の後続
する縁部Ｆ２０・・・ははるかに低いレートを有し、こ
れらは１つの２進素子の持続時間の１６倍に等しい間隔
をもって相互に続いて起る。また、ワイヤＷＷＲ上の信
号の１０′への転移およびカウンタ８５の前進はこれと
同じレートで行われる。
第８図は＃！７図示信号とほぼ同じ信号を示すものであ
るが、この場合はタイムスケールを大きくとっである。
また、この図において、他の図と同じ事象に関しては同
一符号数字を用いて表示してある。２つの連続するフレ
ームに対応する縁部Ｆｌ−Ｆ８の間には１６の規則正し
く分布した縁台が存在する。これらの縁部のうち始めの
７つの編部Ｆ２１−Ｆ２７が活性で、レジスタ７５内に
含まｔ・るデータの低速レートにおけるメモリ８０への
駈録を可能にする。前述の縁部ＦＩＯ，Ｆ２０および縁
部Ｆ８Ｇ　、　Ｆ４０　、　Ｆ２Ｏ，・・・Ｆ８０は、
メモリ８０の出力にあられれるデータのレジスタ９０へ
の１積を可能にする。データは前述したように、立」り
縁部Ｆｌｕ−Ｆ１８が存在する場合に伝送される。
発　　明　　の　　要　　約 本発明情報再形成装置は入力時分割多重情報より得られ
る時分割多重情報を送出するための装置で、この場合、
前記多重機構は高速レートチャネルおよび低速レートチ
ャネルにより形成するようにしている。前記情報再形成
装置はデータ入力（１２）および°データ出力（ＳＭ）
を有する組のメモリ（ＭＯないしＭｌ　）を具え、数組
のメモリに、この多重機構よりの情報を入力多重情報の
レートで１込むための書込回路（２１）を接続するとと
もに、該１　　組のメモリに含まれる情報をそのレート
で出力多照機構に供給するための読取回路（５０）を接
続するようにする。さらに、本装置は、切換スイッチ手
段（２５および６０）とともに作動して、数組のメモリ
の出力に導出される低速レートチャネルよりの情報を遅
延させる遅延素子（５５）と、出力多重ｔ＃報を生成す
るため数組のメモリのデータ出力および該４延素子に接
続した結合回路とを含むものである。
【図面の簡単な説明】
第１図は高速レートチャネルおよび低速レートチャネル
を含む多重機構を示す図、 第２図は情報再形成装置を含むループ状通信システムの
ブロック図、 第８図は本発明情報再形成装置の実施例を示す図、 第４図および第５図は本発明情報再形成装置の１＄：＃
説明用波形図、 第６図は本発明装置の一部を形成する遅延素子の実施例
を示すブロック図、 第７図および第８図は第６図示遅延素子の作動説明用波
形図である。 １・・・情報再形成装置　２．ａ、４，５．６・・・ユ
ニットＩＯ・・・ライン　　　　１１・・・出力１２・
・・入力　　　　　２０・・・クロック回路２１・・・
同期回路　　　２５．６０・・・切換スイッチ３０・・
・水晶発振器　　３１・・・クロック信号発生回路５０
・・・コード比較器　５５・・・遅延素子Ｃム０．Ｃム
１．・・・Ｏ１２・・・切換スイッチＭＯ，Ｍ１．・・
・Ｍ？・・・メモリ Ａｎ　、　Ａｔ、・・・Ａ７・・・アドレスコード用入
力ｗｏ、ｗ】、・・・Ｗ７・・・書込み制御入力ｍｏ　
、　Ｅｌ、・・・Ｅｌ・・・メモリ入力ＳＯ，Ｓｌ、・
・・Ｓフ・・・メモリ出力ＳＭ・・・メモリ出力 Ａ２１．Ａ８１．Ｂ２１．Ｂ８１．ＷＨ，ＲＨ，ＷＲＲ
・・・ワイヤＡＡ　（ｉ）・・・アドレス ７５．９０・・・シフトレジスタ ８０・・・メモリ　　　　　８５・・・カウンタ。

Claims (1)

  1. 【特許請求の範囲】 Ｌ　入力時分割多重情報より得られる出力時分割多重情
    報を伝送するための情報再形成装置で、１フレーム内に
    配置した時間周期により形成した高速レートチャネルな
    らびに複数のフレーム−を含むマルチフレーム内に配置
    し、連ａするフレームにわたって分布する時間周期によ
    り形成した低速レートチャネルに対して該時分割多事を
    与えるようにするとともに、データ入力およびデータ出
    力を有する組のメモリを含み、数組のメモリに、この多
    重機構よりの情報を入力多重情報のレートで書込むため
    の書込回路を接続するとともに、数組のメモリに含まれ
    る情報をそのレートで出力多束機構に供給するための読
    取］Ｐ」路を接続するよう構成した情報再形成装置にお
    いて、切換え手段とともに作動して、数組のメモリの出
    力に導出される低速レートチャネルよりの情報を遅延さ
    せる遅延素子と、出力多重情報を供給するため数組のメ
    モリのデータ出力および該遅延素子に接続した結合回路
    とを具えたことを特徴とする情報再形成装置。 λ　数組のメモリの出力に導出される低速レート情報を
    記録するための入力と、該遅延素子に接続したアドレス
    素子のアドレスサイクルの後に出力多重機構内に含まｎ
    る情報を供給するための出力とを具えた遅延メモリによ
    り該遅延素子を形成するようにしたことを特徴とする特
    許請求の範囲第１項記載の情報再形成装置。 ＆　該遅延素子は核遅延メモリの入力および数組のメモ
    リの出力に接続した人力レジスタと、該出力、該遅延メ
    モリおよび該結合回路間に接続した出力レジスタと、該
    アドレス素子とともに作動して、低速レートチャネルの
    時間周期内に含まれる情報を該入力レジスタに記録し、
    これらの時間周期の間該入力レジスタに含まれる情報を
    該遅延メモリに記憶させるための入力制御素子と、該ア
    ドレス素子とともに作動して、該時間周期の間、該遅延
    素子の出力にあられれる情報を該出力レジスタに記録し
    該時間周期の間該結合回路に情報を供給するための出力
    制御素子とを具えたことを特徴とする特許請求の範囲第
    ２項記載の情報再形成装置。 ４　該遅延素子の遅延時間を１マルチフレームの時間に
    等しくしたことを特徴とする特許請求の範囲第１項記載
    の情報再形成装置。
JP58077713A 1982-05-05 1983-05-04 情報再配列装置 Granted JPS58205347A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR8207788A FR2526614A1 (fr) 1982-05-05 1982-05-05 Dispositif de recalage d'informations pour emettre dans un multiplex temporel sortant des informations provenant d'un multiplex temporel entrant
FR8207788 1982-05-05

Publications (2)

Publication Number Publication Date
JPS58205347A true JPS58205347A (ja) 1983-11-30
JPH0345941B2 JPH0345941B2 (ja) 1991-07-12

Family

ID=9273744

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58077713A Granted JPS58205347A (ja) 1982-05-05 1983-05-04 情報再配列装置

Country Status (6)

Country Link
US (1) US4520479A (ja)
EP (1) EP0093479B1 (ja)
JP (1) JPS58205347A (ja)
CA (1) CA1211575A (ja)
DE (1) DE3378150D1 (ja)
FR (1) FR2526614A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4617658A (en) * 1985-04-17 1986-10-14 Bell Communications Research, Inc. Frame arrangement for multiplexing a plurality of subchannels onto a fixed rate channel
US4716561A (en) * 1985-08-26 1987-12-29 American Telephone And Telegraph Company, At&T Bell Laboratories Digital transmission including add/drop module
US4924459A (en) * 1985-08-26 1990-05-08 At & T Bell Laboratories Digital transmission interconnect signal
US4885738A (en) * 1985-12-31 1989-12-05 American Telephone And Telegraph Company, At&T Bell Laboratories Method of and apparatus for establishing a wideband communication facility through a switched communications network having narrow bandwidth time division multiplexed channels
US4704716A (en) * 1985-12-31 1987-11-03 American Telephone And Telegraph Company, At&T Bell Laboratories Method and apparatus for establishing a wideband communication facility through a communication network having narrow bandwidth channels
JP2679028B2 (ja) * 1986-03-24 1997-11-19 岩崎通信機株式会社 データ受信装置
US4839890A (en) * 1986-10-31 1989-06-13 Ncr Corporation Data bit synchronizer
FR2623954B1 (fr) * 1987-11-27 1993-11-19 Alcatel Cit Element de commutation de donnees transmises par multiplexage temporel asynchrone
FR2623953B1 (fr) * 1987-11-27 1992-11-20 Cit Alcatel Unite de gestion pour element de commutation de donnees transmises par multiplexage temporel asynchrone
FR2637751A1 (fr) * 1988-10-07 1990-04-13 Trt Telecom Radio Electr Dispositif de recalage d'informations pour transmettre dans des multiplex temporels sortants des informations provenant de multiplex temporels entrants asynchrones
US5390333A (en) * 1990-02-06 1995-02-14 Alcatel Network Systems, Inc. Switch array power reduction apparatus
FR2693333A1 (fr) * 1992-07-03 1994-01-07 Thomson Csf Dispositif de recalage d'informations multiplexées.
US5640398A (en) * 1995-11-01 1997-06-17 Pmc-Sierra, Inc. State machine architecture for concurrent processing of multiplexed data streams

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH517419A (de) * 1970-12-24 1971-12-31 Ibm Zeitmultiplex-Vermittlungseinrichtung
FR2144112A5 (ja) * 1971-06-30 1973-02-09 Lannionnais Electronique
FR2165182A5 (ja) * 1971-12-21 1973-08-03 Trt Telecom Radio Electr
FR2296973A1 (fr) * 1974-12-31 1976-07-30 Telecommunications Sa Systeme de transmission numerique permettant le transfert de voies composantes entre voies multiplexees
FR2386952A1 (fr) * 1977-04-05 1978-11-03 Telecommunications Sa Reseau de connexion multivitesse pour voies de donnees
FR2430141A1 (fr) * 1978-06-29 1980-01-25 Glowinski Albert Reseau de commutation numerique a division du temps bit a bit
US4402079A (en) * 1978-08-28 1983-08-30 International Telephone And Telegraph Corporation Delay correction circuit
US4206322A (en) * 1978-09-25 1980-06-03 Bell Telephone Laboratories, Incorporated Time-division switching system for multirate data
DE2912825C3 (de) * 1979-03-30 1981-11-26 SIEMENS AG AAAAA, 1000 Berlin und 8000 München Schaltungsanordnung zur Abgabe von digitalen Nachrichtensignalen im Zuge von Rundschreibverbindungen über eine Datenvermittlungsanlage
US4322844A (en) * 1979-09-20 1982-03-30 International Telephone And Telegraph Corporation Transmitter-receiver synchronizer
US4310922A (en) * 1980-01-10 1982-01-12 Lichtenberger W Wayne Bit sampling multiplexer apparatus
GB2083319B (en) * 1980-06-25 1984-03-28 Plessey Co Ltd Digital switching module
US4377859A (en) * 1980-09-02 1983-03-22 International Telephone And Telegraph Corporation Time slot interchanger and control processor apparatus for use in a telephone switching network

Also Published As

Publication number Publication date
US4520479A (en) 1985-05-28
JPH0345941B2 (ja) 1991-07-12
CA1211575A (en) 1986-09-16
EP0093479A3 (en) 1985-01-23
EP0093479A2 (fr) 1983-11-09
DE3378150D1 (en) 1988-11-03
FR2526614A1 (fr) 1983-11-10
EP0093479B1 (fr) 1988-09-28

Similar Documents

Publication Publication Date Title
US3867579A (en) Synchronization apparatus for a time division switching system
US3903371A (en) Common control framing detector
US4157458A (en) Circuit for use either as a serial-parallel converter and multiplexer or a parallel-serial converter and demultiplexer in digital transmission systems
JPS58205347A (ja) 情報再配列装置
JPS58501799A (ja) 電話交換制御装置
JPS60501681A (ja) 時分割交換システム用制御情報通信装置
US4485468A (en) Control word generation method and source facilities for multirate data time division switching
US3984643A (en) Method and apparatus for establishing a plurality of simultaneous conferences in a PCM switching system
US3585306A (en) Tandem office time division switching system
EP0311448A2 (en) Digital multiplexer
US3988544A (en) Time-division switching network for switching multiformat multiplexed data
US4313198A (en) Synchronous demultiplexer with elastic bit store for TDM/PCM telecommunication system
US3899642A (en) Method of distributing tone and alerting signals in a TDM communication system
US4135060A (en) Circuit arrangement for a time division multiplex communication system for the channel by channel combination at the receiving end of information transmitted in the form of multiframes
US4307462A (en) Synchronous demultiplexer with elastic dual-memory bit store for TDM/PCM telecommunication system
US5325404A (en) Synchronization device for performing synchronous circuit switching functions thru an asynchronous communication node
US3859467A (en) Method of operating file gates in a gate matrix
US3969587A (en) Selective transmission of prerecorded voice signals to subscribers of time-sharing telecommunication system
US4101737A (en) Control arrangement in a time-space-time (t-s-t) time division multiple (t.d.m.) telecommunication switching system
US4060698A (en) Digital switching center
US4092497A (en) Connection network for PCM TDM automatic telephone exchange equipment
US3689701A (en) Multisignaller associated with a time division multiplex switching center
US4027106A (en) Interface unit for TDM switching component of PCM telecommunication system
JPS5814120B2 (ja) 時分割交換センタ用信号転送方式
US3881065A (en) Device for aligning data envelope formats to PCM word formats