JP2738153B2 - オーバーヘッドクロスコネクト方式 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はタイムスロット入替方式に関し，特にオーバ
ーヘッド情報のクロスコネクト方式に関する。

［従来の技術］ 従来のオーバーヘッド情報のクロスコネクト方式は，
受信したオーバーヘッド情報を一度分離し，装置の外部
へ出力する。その後ワイヤリング等により送信したい先
へ接続し，データと多重を行い出力していた。

このようなオーバーヘッド情報及びデータは、タイム
スロット入替やオーバーヘッドクロスコネクトの分野で
は良く知られており、例えば、CCITT勧告のG.708に、オ
ーバーヘッド情報及びデータはオーバヘッド及びペイロ
ードとして定義されている。

［発明が解決しようとする課題］ 上述したように、この従来のオーバーヘッド情報のク
ロスコネクト方式は、受信したオーバーヘッド情報を一
度分離し、装置外部に出力し、その後ワイヤリング等に
より送信したい先へ接続して、データと多重を行うとい
う複雑な構成となるという問題点があった。

本発明は従来のもののこのような問題点を解決し、オ
ーバーヘッド情報をデータと同一の一時記憶回路を利用
して多重化レベルでクロスコネクト可能とした、簡単な
構成のオーバーヘッドクロスコネクト方式を提供するも
のである。

［課題を解決するための手段］ 本発明によれば、 各々が所定データ長（ｘ）を有する第１乃至第Ｎ（Ｎ
は２以上の整数）のデータ部分（D1〜D3又はD4〜D6）
と、所定オーバーヘッド長（ｙ）を有し、前記第Ｎのデ
ータ部分に続く１個のオーバーヘッド（OH1又はOH2）と
を、各マルチフレーム内に有する、マルチフレーム構成
の入力信号（11）を受け、この入力信号を書込みカウン
タ（２）によって指定されたアドレスに一時的に記憶す
る一時記憶回路（１）と、 前記一時記憶回路から出力信号（12）を読出すアドレ
スを指定するアドレス制御メモリ（３）と、 前記入力信号の各マルチフレーム内の前記第１乃至前
記第Ｎのデータ部分の所定データ長を第１乃至第Ｎのシ
ョートフレームとしてカウントすると共に、各マルチフ
レーム内において前記第Ｎのショートフレームに続く前
記オーバーヘッドの所定オーバーヘッド長をオーバーヘ
ッド部分としてカウントし、前記第１乃至前記第Ｎのシ
ョートフレームをそれぞれカウントする毎に、前記一時
記憶回路に記憶された各マルチフレーム内の前記第１乃
至前記第Ｎのデータ部分がそれぞれ前記一時記憶回路か
ら前記出力信号として読出されるように、前記アドレス
制御メモリを制御するショートフレームカウンタ（５）
と、 このショートフレームカウンタに接続され、該ショー
トフレームカウンタが各マルチフレーム内の前記第１乃
至前記第Ｎのショートフレーム及び前記オーバーヘッド
部分の組合せをカウントする毎に、＋１するマルチフレ
ームカウンタ（６）と、 前記ショートフレームカウンタ及び前記マルチフレー
ムカウンタに接続され、前記ショートフレームカウンタ
が各マルチフレーム内の前記オーバーヘッド部分をカウ
ントしている期間（15）のみ前記マルチフレームカウン
タのカウント値を前記アドレス制御メモリに与え、前記
ショートフレームカウンタがカウント中のオーバーヘッ
ドより前に前記一時記憶回路に記憶されているオーバー
ヘッドの内、当該カウント値に対応したオーバーヘッド
が前記一時記憶回路から選択的に前記出力信号として読
出されるように、前記アドレス制御メモリを制御する選
択回路（４）とを有することを特徴とするオーバーヘッ
ドクロスコネクト方式が得られる。

［実施例］ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。入力
信号のモデルとしては第２図に示したものを用いてい
る。また，この時のタイムチャートを第３図に示してい
る。

本発明は入力信号をシーケンシャルに書込みランダム
に読出す又はランダムに書込みシーケンシャルに読出す
ことによりタイムスロットの入替を行うタイムスロット
入替装置に用いられている。

第１図において,1は入力信号を一時的に記憶する一時
記憶回路,2は入力信号を書込むアドレスを指定する書込
みカウンタ,3は出力信号を読出すアドレスを指定する読
出カウンタのカウンタ値を記憶するアドレス制御メモ
リ,5は前記アドレス制御メモリ３のアドレスとなるショ
ートフレームカウンタ,6は前記ショートフレームカンウ
ンタをもとに動作するマルチフレームカウンタ,4は前記
マルチフレームカウンタ６の出力と全“0"のいずれかを
前記ショートフレームカウンタ５の指示により選択し，
その結果を前記アドレス制御メモリ３へ出力する選択回
路である。

本実施例では入力データとして第２図に示したものを
用いている。データ部分はD1〜D27の27ケ所に分散配置
されている。また，オーバーヘッド部分はデータ３周期
に１度出現する。また，データはｘ個，オーバーヘッド
はｙ個と仮定している。

第３図を参照して、一時記憶回路１へ上記のデータ入
力11の書込みを行い，アドレス制御メモリ３の内容に従
い，タイムスロットの入替を実現している。この時デー
タ部分については書込んだ次のショートフレームでデー
タ出力12として読出しを行うことになる。オーバーヘッ
ドに関しては３回に１回書込み，読出しを実行してい
る。すなわちショートフレームカウンタは，その出力13
で示すように，（１〜ｘ），（１〜ｘ），（１〜ｘ＋
ｙ）という動作をする。この時オーバーヘッド部分はOH
1〜９個々でタイムスロットの入替位置が異なるため，
マルチフレームカウンタ６を使用し，その出力14でアド
レス制御メモリ３の内容を切替えて使用する。データ部
分については逆に選択回路４でマルチフレームカウンタ
選択信号15により全“0"を選択してアドレス制御メモリ
３に加え、アドレス制御メモリ３の内容を切替えずに毎
回同一のタイムスロットの入替を行う。

以上の説明した本発明によるオーバーヘッドクロスコ
ネクト方式を、第１図〜第３図を参照してまとめると、
以下のようになる。

即ち、一時記憶回路１は、第２図及び第３図11に示し
たように、各々が所定データ長ｘを有する第１乃至第Ｎ
（Ｎは２以上の整数）のデータ部分（D1〜D3又はD4〜D
6）と、所定オーバーヘッド長ｙを有し、第Ｎのデータ
部分（D3又はD6）に続く１個のオーバーヘッド（OH1又
はOH2）とを、各マルチフレーム内に有する、マルチフ
レーム構成の入力信号11を受ける。そして、一時記憶回
路１は、この入力信号11を書込みカウンタ２によって指
定されたアドレスに一時的に記憶する。

アドレス制御メモリ３は、一時記憶回路１から出力信
号12を読出すアドレスを指定する。

ショートフレームカウンタ５は、第３図11に示した入
力信号11の各マルチフレーム内の第１乃至第Ｎのデータ
部分（D1〜D3又はD4〜D6）の所定データ長ｘを、第３図
13に示したように、第１乃至第Ｎのショートフレーム
（第３図13の（１〜ｘ）（１〜ｘ）（１〜ｘ））として
カウントし、かつ、各マルチフレーム内において第Ｎの
ショートフレーム（第Ｎのデータ部分D3又はD6に対応）
に続くオーバーヘッド（OH1又はOH2）の所定オーバーヘ
ッド長ｙを、第３図13に示したように、オーバーヘッド
部分（第３図13の（ｘ＋１〜ｘ＋ｙ））としてカウント
する。この時、ショートフレームカウンタ５は、第１乃
至第Ｎのショートフレーム（第３図13の（１〜ｘ）（１
〜ｘ）（１〜ｘ））をそれぞれカウントする毎に、一時
記憶回路１に記憶された各マルチフレーム内の第１乃至
第Ｎのデータ部分（D1〜D3又はD4〜D6）がそれぞれ一時
記憶回路１から出力信号12として、第３図12に示した如
く、読出されるように、アドレス制御メモリ３を制御す
る。

マルチフレームカウンタ６は、このショートフレーム
カウンタ５に接続され、ショートフレームカウンタ５が
各マルチフレーム内の第１乃至第Ｎのショートフレーム
（第３図13の（１〜ｘ）（１〜ｘ）（１〜ｘ））及び前
記オーバーヘッド部分（第３図13の（ｘ＋１〜ｘ＋
ｙ））の組合せをカウントする毎に、第３図14に示した
ように、＋１する。

選択回路４は、ショートフレームカウンタ５及びマル
チフレームカウンタ６に接続され、ショートフレームカ
ウンタ５が各々マルチフレーム内のオーバーヘッド部分
（第３図13の（ｘ＋１〜ｘ＋ｙ））をカウントしている
期間（第３図15のハイレベル部分）のみマルチフレーム
カウンタ６のカウント値（第３図14の０又は１）をアド
レス制御メモリ３に与え、ショートフレームカウンタ５
がカウント中のオーバーヘッド（第３図11のOH1又はOH
2）より前に一時記憶回路１に記憶されているオーバー
ヘッドの内、当該カウント値（第３図14の０又は１）に
対応したオーバーヘッド（第３図12のOH9又はOH1）が一
時記憶回路１から選択的に出力信号12として、第３図12
に示した如く、読出されるように、アドレス制御メモリ
３を制御する。

このように本実施例は、ショートフレームカウンタ５
と協働するマルチフレームカウンタ６及び選択回路４を
追加し、オーバーヘッド位置を認識できるようにしたの
で、オーバーヘッド情報をデータと同一の一時記憶回路
１を利用して多重化レベルでクロスコネクト可能とな
る。

［発明の効果］ 以上説明したように本発明は、ショートフレームカウ
ンタと協働するマルチフレームカウンタ及び選択回路を
追加し、オーバーヘッド位置を認識できるようにしたの
で、オーバーヘッド情報をデータと同一の一時記憶回路
を利用して、多重化レベルでクロスコネクト可能とな
り、簡単な構成のオーバーヘッドクロスコネクト方式が
得られるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図，第２図は入力
データのモデル図，第３図は第１図のタイムチャートの
一例である。 記号の説明:1は一時記憶回路,2は書込みカウンタ,3はア
ドレス制御メモリ,4は選択回路,5はショートフレームカ
ウンタ,6はマルチフレームカウンタ,11はデータ入力,12
はデータ出力,13はショートフレームカウンタ出力,14は
マルチフレームカウンタ出力,15はマルチフレームカウ
ンタ選択信号である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】各々が所定データ長（ｘ）を有する第１乃
   至第Ｎ（Ｎは２以上の整数）のデータ部分（D1〜D3又は
   D4〜D6）と、所定オーバーヘッド長（ｙ）を有し、前記
   第Ｎのデータ部分に続く１個のオーバーヘッド（OH1又
   はOH2）とを、各マルチフレーム内に有する、マルチフ
   レーム構成の入力信号（11）を受け、この入力信号を書
   込みカウンタ（２）によって指定されたアドレスに一時
   的に記憶する一時記憶回路（１）と、 前記一時記憶回路から出力信号（12）を読出すアドレス
   を指定するアドレス制御メモリ（３）と、 前記入力信号の各マルチフレーム内の前記第１乃至前記
   第Ｎのデータ部分の所定データ長を第１乃至第Ｎのショ
   ートフレームとしてカウントすると共に、各マルチフレ
   ーム内において前記第Ｎのショートフレームに続く前記
   オーバーヘッドの所定オーバーヘッド長をオーバーヘッ
   ド部分としてカウントし、前記第１乃至前記第Ｎのショ
   ートフレームをそれぞれカウントする毎に、前記一時記
   憶回路に記憶された各マルチフレーム内の前記第１乃至
   前記第Ｎのデータ部分がそれぞれ前記一時記憶回路から
   前記出力信号として読出されるように、前記アドレス制
   御メモリを制御するショートフレームカウンタ（５）
   と、 このショートフレームカウンタに接続され、該ショート
   フレームカウンタが各マルチフレーム内の前記第１乃至
   前記第Ｎのショートフレーム及び前記オーバーヘッド部
   分の組合せをカウントする毎に、＋１するマルチフレー
   ムカウンタ（６）と、 前記ショートフレームカウンタ及び前記マルチフレーム
   カウンタに接続され、前記ショートフレームカウンタが
   各マルチフレーム内の前記オーバーヘッド部分をカウン
   トしている期間（15）のみ前記マルチフレームカウンタ
   のカウント値を前記アドレス制御メモリに与え、前記シ
   ョートフレームカウンタがカウント中のオーバーヘッド
   より前に前記一時記憶回路に記憶されているオーバーヘ
   ッドの内、当該カウント値に対応したオーバーヘッドが
   前記一時記憶回路から選択的に前記出力信号として読出
   されるように、前記アドレス制御メモリを制御する選択
   回路（４）とを有することを特徴とするオーバーヘッド
   クロスコネクト方式。