JP3166713B2 - 多面構成時分割スイッチ - Google Patents
多面構成時分割スイッチInfo
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Description
【０００１】
【発明の属する技術分野】本発明は、多面構成時分割ス
イッチに関し、特に、効率化を高めた多面構成時分割ス
イッチに関する。
イッチに関し、特に、効率化を高めた多面構成時分割ス
イッチに関する。
【０００２】
【従来の技術】時分割スイッチとして、例えば、特開昭
６０−７５１９６号公報に開示された時分割ディジタル
交換スイッチが知られている。この時分割ディジタル交
換スイッチは、時分割ディジタル交換を行うスイッチ網
において、１フレームごとに交互に書込みと読出しを行
い該書込み時には外部クロック速度で動作し該読出し時
には内部クロック速度で動作する２面の第１の時間スイ
ッチと、１フレームごとに交互に書込みと読出しを行い
該書込み時には前記内部クロック速度で動作し該読出し
時には前記外部クロック速度で動作する２面の第２の時
間スイッチと、前記第１の時間スイッチの出力を得て前
記内部クロック速度で動作し前記第２の時間スイッチへ
出力する時分割スイッチとから成り、前記内部クロック
速度が前記外部クロック速度より大きいことを特徴とし
ている。
６０−７５１９６号公報に開示された時分割ディジタル
交換スイッチが知られている。この時分割ディジタル交
換スイッチは、時分割ディジタル交換を行うスイッチ網
において、１フレームごとに交互に書込みと読出しを行
い該書込み時には外部クロック速度で動作し該読出し時
には内部クロック速度で動作する２面の第１の時間スイ
ッチと、１フレームごとに交互に書込みと読出しを行い
該書込み時には前記内部クロック速度で動作し該読出し
時には前記外部クロック速度で動作する２面の第２の時
間スイッチと、前記第１の時間スイッチの出力を得て前
記内部クロック速度で動作し前記第２の時間スイッチへ
出力する時分割スイッチとから成り、前記内部クロック
速度が前記外部クロック速度より大きいことを特徴とし
ている。
【０００３】このような時分割スイッチを含むシステム
において、小型化が要請されているが、この際、小型化
の鍵となるのは時分割スイッチの高効率化である。
において、小型化が要請されているが、この際、小型化
の鍵となるのは時分割スイッチの高効率化である。
【０００４】
【発明が解決しようとする課題】しかしながら、時分割
スイッチの高効率化をハードウェアの観点から見た場
合、効率化のためにはクロックレートを上げる必要があ
るが、クロックレートを上げるのに制限があるのが実状
である。例えば、図４に、従来の２面メモリ構成時分割
スイッチの概略構成を示す。図４において、時分割スイ
ッチ１は、１つの入力ポート２に接続された２つのメモ
リ３，４を持ち、２つのメモリ３，４は、それぞれ２つ
の出力ポート５，６に接続されている。各メモリ３，４
に格納されたデータは、出力ポート５，６の何れかから
出力される。
スイッチの高効率化をハードウェアの観点から見た場
合、効率化のためにはクロックレートを上げる必要があ
るが、クロックレートを上げるのに制限があるのが実状
である。例えば、図４に、従来の２面メモリ構成時分割
スイッチの概略構成を示す。図４において、時分割スイ
ッチ１は、１つの入力ポート２に接続された２つのメモ
リ３，４を持ち、２つのメモリ３，４は、それぞれ２つ
の出力ポート５，６に接続されている。各メモリ３，４
に格納されたデータは、出力ポート５，６の何れかから
出力される。
【０００５】この従来の２面メモリ構成の時分割スイッ
チにおいて、２つの出力ポート用に同じ側のメモリにア
クセスすると、アドレスが競合するおそれがある。メモ
リのアドレス競合の回避のためには、動作速度を倍にし
て個別の出力ポート毎にメモリにアクセスする必要があ
るが、アクセス速度には限界があるため、必ずしも実現
できるとは限らない。
チにおいて、２つの出力ポート用に同じ側のメモリにア
クセスすると、アドレスが競合するおそれがある。メモ
リのアドレス競合の回避のためには、動作速度を倍にし
て個別の出力ポート毎にメモリにアクセスする必要があ
るが、アクセス速度には限界があるため、必ずしも実現
できるとは限らない。
【０００６】本発明の目的は、クロックレートを上げる
ことなくスイッチ効率を高めることができる多面構成時
分割スイッチを提供することである。
ことなくスイッチ効率を高めることができる多面構成時
分割スイッチを提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明に係る多面構成時分割スイッチは、入力ポー
トからの入力データが書き込まれる多面構成の複数のメ
モリと、前記各メモリの書き込みアドレスを指定する書
き込みデータ制御メモリと、前記各メモリに対するデー
タの書き込み或いはデータの読み出しを制御し、前記入
力データが書き込まれたメモリとは異なったメモリから
データを読み出して、そのデータを、メモリ数より１個
少ない数の出力ポートと前記各メモリを選択的に接続す
る選択手段を介し、前記出力ポートの中から選択した出
力対象へ出力する、書き込み／読み出し制御部とを有す
ることを特徴としている。
め、本発明に係る多面構成時分割スイッチは、入力ポー
トからの入力データが書き込まれる多面構成の複数のメ
モリと、前記各メモリの書き込みアドレスを指定する書
き込みデータ制御メモリと、前記各メモリに対するデー
タの書き込み或いはデータの読み出しを制御し、前記入
力データが書き込まれたメモリとは異なったメモリから
データを読み出して、そのデータを、メモリ数より１個
少ない数の出力ポートと前記各メモリを選択的に接続す
る選択手段を介し、前記出力ポートの中から選択した出
力対象へ出力する、書き込み／読み出し制御部とを有す
ることを特徴としている。
【０００８】上記構成を有することにより、多面構成の
複数のメモリに書き込みデータ制御メモリによって書き
込みアドレスを指定され格納されたデータは、書き込み
／読み出し制御部により、入力データが書き込まれたメ
モリとは異なったメモリからデータを読み出して、その
データを、メモリ数より１個少ない数の出力ポートと各
メモリを選択的に接続する選択手段を介し、出力ポート
の中から選択した出力対象へと出力される。これによ
り、クロックレートを上げることなくスイッチ効率を高
めることができる。
複数のメモリに書き込みデータ制御メモリによって書き
込みアドレスを指定され格納されたデータは、書き込み
／読み出し制御部により、入力データが書き込まれたメ
モリとは異なったメモリからデータを読み出して、その
データを、メモリ数より１個少ない数の出力ポートと各
メモリを選択的に接続する選択手段を介し、出力ポート
の中から選択した出力対象へと出力される。これによ
り、クロックレートを上げることなくスイッチ効率を高
めることができる。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１０】図１は、本発明の実施の形態に係る多面構
成時分割スイッチの概略構成を示すブロック図である。
図１に示すように、多面構成時分割スイッチ１０は、時
分割スイッチの中核をなす３個のメモリ１１ａ（ＭＥＭ
−Ａ），１１ｂ（ＭＥＭ−Ｂ），１１ｃ（ＭＥＭ−Ｃ）
と、各メモリ１１ａ，１１ｂ，１１ｃに接続された１個
の入力ポート１２及び２個の出力ポート１３ａ（ＰＯＲ
Ｔ−ａ），１３ｂ（ＰＯＲＴ−ｂ）と、書き込み／読み
出し制御部（ＷＲＣＴＬ）１４と、書き込みデータ制御
メモリ（ＩＴＣＬ）１５とを備えている。
成時分割スイッチの概略構成を示すブロック図である。
図１に示すように、多面構成時分割スイッチ１０は、時
分割スイッチの中核をなす３個のメモリ１１ａ（ＭＥＭ
−Ａ），１１ｂ（ＭＥＭ−Ｂ），１１ｃ（ＭＥＭ−Ｃ）
と、各メモリ１１ａ，１１ｂ，１１ｃに接続された１個
の入力ポート１２及び２個の出力ポート１３ａ（ＰＯＲ
Ｔ−ａ），１３ｂ（ＰＯＲＴ−ｂ）と、書き込み／読み
出し制御部（ＷＲＣＴＬ）１４と、書き込みデータ制御
メモリ（ＩＴＣＬ）１５とを備えている。
【００１１】各メモリ１１ａ，１１ｂ，１１ｃは、同一
の構成を有し、これらのメモリ１１ａ，１１ｂ，１１ｃ
には、多面構成時分割スイッチ１０の外部からの入力デ
ータが入力ポート１２から入力される。また、２個の出
力ポート１３ａ，１３ｂには、各メモリ１１ａ，１１
ｂ，１１ｃがそれぞれ接続されており、両出力ポート１
３ａ，１３ｂを通して、多面構成時分割スイッチ１０の
外部に出力データを出力する。
の構成を有し、これらのメモリ１１ａ，１１ｂ，１１ｃ
には、多面構成時分割スイッチ１０の外部からの入力デ
ータが入力ポート１２から入力される。また、２個の出
力ポート１３ａ，１３ｂには、各メモリ１１ａ，１１
ｂ，１１ｃがそれぞれ接続されており、両出力ポート１
３ａ，１３ｂを通して、多面構成時分割スイッチ１０の
外部に出力データを出力する。
【００１２】即ち、この多面構成時分割スイッチ１０に
おいては、メモリが出力ポート数より一以上多く設けら
れており、入力データが書き込まれるメモリと、出力デ
ータが読み出されるメモリとを異ならせている。このた
め、１個のメモリの異なるアドレスに格納された各デー
タが、それぞれ競合することなく異なる出力ポートへ出
力される。
おいては、メモリが出力ポート数より一以上多く設けら
れており、入力データが書き込まれるメモリと、出力デ
ータが読み出されるメモリとを異ならせている。このた
め、１個のメモリの異なるアドレスに格納された各デー
タが、それぞれ競合することなく異なる出力ポートへ出
力される。
【００１３】書き込み／読み出し制御部１４は、３個の
メモリ１１ａ，１１ｂ，１１ｃの内のどのメモリにデー
タを入力するか、どのメモリからデータを出力させるか
を制御する。書き込みデータ制御メモリ１５は、３個の
メモリ１１ａ，１１ｂ，１１ｃの書き込みアドレスを指
定する。
メモリ１１ａ，１１ｂ，１１ｃの内のどのメモリにデー
タを入力するか、どのメモリからデータを出力させるか
を制御する。書き込みデータ制御メモリ１５は、３個の
メモリ１１ａ，１１ｂ，１１ｃの書き込みアドレスを指
定する。
【００１４】次に、上記構成を有する多面構成時分割ス
イッチによるスイッチング動作を説明する。ある時刻に
おいて、書き込み／読み出し制御部１４により、３個の
メモリ１１ａ，１１ｂ，１１ｃの何れかに、入力ポート
１２から入力したシリアル入力データが書き込まれる。
書き込まれるアドレスは、書き込みデータ制御メモリ１
５により決定される。また同時に、３個のメモリ１１
ａ，１１ｂ，１１ｃの内の何れかのデータが、書き込み
／読み出し制御部１３により読み出され、出力ポート１
３ａ，１３ｂからシリアル出力データとして出力され
る。
イッチによるスイッチング動作を説明する。ある時刻に
おいて、書き込み／読み出し制御部１４により、３個の
メモリ１１ａ，１１ｂ，１１ｃの何れかに、入力ポート
１２から入力したシリアル入力データが書き込まれる。
書き込まれるアドレスは、書き込みデータ制御メモリ１
５により決定される。また同時に、３個のメモリ１１
ａ，１１ｂ，１１ｃの内の何れかのデータが、書き込み
／読み出し制御部１３により読み出され、出力ポート１
３ａ，１３ｂからシリアル出力データとして出力され
る。
【００１５】図２は、図１に示す多面構成時分割スイッ
チによるスイッチング動作の説明図である。図２に示す
ように、時刻１（ｔｉｍｅ１）において、シリアル入力
データｄが、メモリ１１ａに入力された場合、メモリ１
１ｂからデータｂが出力ポート１３ａに出力され、メモ
リ１１ｃからデータｃが出力ポート１３ｂに出力され
る。
チによるスイッチング動作の説明図である。図２に示す
ように、時刻１（ｔｉｍｅ１）において、シリアル入力
データｄが、メモリ１１ａに入力された場合、メモリ１
１ｂからデータｂが出力ポート１３ａに出力され、メモ
リ１１ｃからデータｃが出力ポート１３ｂに出力され
る。
【００１６】次に、時刻２（ｔｉｍｅ２）において、シ
リアル入力データｄが、メモリ１１ｃに入力された場
合、メモリ１１ａからデータａが出力ポート１３ａに出
力され、メモリ１１ｂからデータｂが出力ポート１３ｂ
に出力される。
リアル入力データｄが、メモリ１１ｃに入力された場
合、メモリ１１ａからデータａが出力ポート１３ａに出
力され、メモリ１１ｂからデータｂが出力ポート１３ｂ
に出力される。
【００１７】次に、時刻３（ｔｉｍｅ３）において、シ
リアル入力データｄが、メモリ１１ｂに入力された場
合、メモリ１１ｃからデータｃが出力ポート１３ａに出
力され、メモリ１１ａからデータａが出力ポート１３ｂ
に出力される。その後、時刻３の次は時刻１とし、上述
した時刻１，２，３を繰り返す。
リアル入力データｄが、メモリ１１ｂに入力された場
合、メモリ１１ｃからデータｃが出力ポート１３ａに出
力され、メモリ１１ａからデータａが出力ポート１３ｂ
に出力される。その後、時刻３の次は時刻１とし、上述
した時刻１，２，３を繰り返す。
【００１８】なお、上述した実施の形態においては、入
力ポートが１つの場合を説明したが、複数の入力ポート
を備えていてもよい。
力ポートが１つの場合を説明したが、複数の入力ポート
を備えていてもよい。
【００１９】図３は、他の実施の形態に係る多面構成時
分割スイッチによるスイッチング動作の説明図である。
図３に示すように、２個の入力ポートと２個の出力ポー
トを備えた構成にすれば、データが相互に乗り入れる場
合も競合することなしにスイッチング可能となる。
分割スイッチによるスイッチング動作の説明図である。
図３に示すように、２個の入力ポートと２個の出力ポー
トを備えた構成にすれば、データが相互に乗り入れる場
合も競合することなしにスイッチング可能となる。
【００２０】この場合、時刻１（ｔｉｍｅ１）におい
て、シリアル入力データｄ１がメモリ１１ａに、シリア
ル入力データｄ２がメモリ１１ａ´に、それぞれ入力さ
れた場合、メモリ１１ｂからデータｂが、メモリ１１ｂ
´からデータｂ´がそれぞれ出力ポート１３ａに出力さ
れ、メモリ１１ｃからデータｃが、メモリ１１ｃ´から
データｃ´がそれぞれ出力ポート１３ｂに出力される。
て、シリアル入力データｄ１がメモリ１１ａに、シリア
ル入力データｄ２がメモリ１１ａ´に、それぞれ入力さ
れた場合、メモリ１１ｂからデータｂが、メモリ１１ｂ
´からデータｂ´がそれぞれ出力ポート１３ａに出力さ
れ、メモリ１１ｃからデータｃが、メモリ１１ｃ´から
データｃ´がそれぞれ出力ポート１３ｂに出力される。
【００２１】次に、時刻２（ｔｉｍｅ２）において、シ
リアル入力データｄ１がメモリ１１ｃに、シリアル入力
データｄ２がメモリ１１ｃ´に、それぞれ入力された場
合、メモリ１１ａからデータａが、メモリ１１ａ´から
データａ´がそれぞれ出力ポート１３ａに出力され、メ
モリ１１ｂからデータｂが、メモリ１１ｂ´からデータ
ｂ´がそれぞれ出力ポート１３ｂに出力される。
リアル入力データｄ１がメモリ１１ｃに、シリアル入力
データｄ２がメモリ１１ｃ´に、それぞれ入力された場
合、メモリ１１ａからデータａが、メモリ１１ａ´から
データａ´がそれぞれ出力ポート１３ａに出力され、メ
モリ１１ｂからデータｂが、メモリ１１ｂ´からデータ
ｂ´がそれぞれ出力ポート１３ｂに出力される。
【００２２】次に、時刻３（ｔｉｍｅ３）において、シ
リアル入力データｄ１がメモリ１１ｂに、シリアル入力
データｄ２がメモリ１１ｂ´に、それぞれ入力された場
合、メモリ１１ａからデータａが、メモリ１１ａ´から
データａ´がそれぞれ出力ポート１３ｂに出力され、メ
モリ１１ｃからデータｃが、メモリ１１ｃ´からデータ
ｃ´がそれぞれ出力ポート１３ａに出力される。その
後、時刻３の次は時刻１とし、上述した時刻１，２，３
を繰り返す。
リアル入力データｄ１がメモリ１１ｂに、シリアル入力
データｄ２がメモリ１１ｂ´に、それぞれ入力された場
合、メモリ１１ａからデータａが、メモリ１１ａ´から
データａ´がそれぞれ出力ポート１３ｂに出力され、メ
モリ１１ｃからデータｃが、メモリ１１ｃ´からデータ
ｃ´がそれぞれ出力ポート１３ａに出力される。その
後、時刻３の次は時刻１とし、上述した時刻１，２，３
を繰り返す。
【００２３】また、上述の実施の形態においては、３面
メモリ構成として説明したが、４面以上のメモリ構成と
してもよく、入力データが書き込まれるメモリと、出力
データが読み出されるメモリとが異なっていればよい。
メモリ構成として説明したが、４面以上のメモリ構成と
してもよく、入力データが書き込まれるメモリと、出力
データが読み出されるメモリとが異なっていればよい。
【００２４】このように、本発明によれば、同一メモリ
の異なるアドレスに格納されたデータが、競合すること
なく異なる出力ポートへ出力されることから、メモリの
動作速度を変えることなく複数の個別ポートにスイッチ
ングしたデータを出力することができる。
の異なるアドレスに格納されたデータが、競合すること
なく異なる出力ポートへ出力されることから、メモリの
動作速度を変えることなく複数の個別ポートにスイッチ
ングしたデータを出力することができる。
【００２５】よって、上述した従来の２面メモリ構成の
時分割スイッチにおいて、個別に複数の出力ポートを持
たせるには、メモリのアドレス競合の回避のために動作
速度を倍にして出力ポート毎にメモリにアクセスする必
要があったのに対し、クロックを速くする必要はなくメ
モリの容量を増やすだけで、複数出力ポートを実現する
ことができる。
時分割スイッチにおいて、個別に複数の出力ポートを持
たせるには、メモリのアドレス競合の回避のために動作
速度を倍にして出力ポート毎にメモリにアクセスする必
要があったのに対し、クロックを速くする必要はなくメ
モリの容量を増やすだけで、複数出力ポートを実現する
ことができる。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
多面構成の複数のメモリに書き込みデータ制御メモリに
よって書き込みアドレスを指定され格納されたデータ
は、書き込み／読み出し制御部により、入力データが書
き込まれたメモリとは異なったメモリからデータを読み
出して、そのデータを、メモリ数より１個少ない数の出
力ポートと各メモリを選択的に接続する選択手段を介
し、出力ポートの中から選択した出力対象へと出力され
るので、クロックレートを上げることなくスイッチ効率
を高めることができ、メモリの容量を増やすだけで、複
数出力ポートを実現することができる。
多面構成の複数のメモリに書き込みデータ制御メモリに
よって書き込みアドレスを指定され格納されたデータ
は、書き込み／読み出し制御部により、入力データが書
き込まれたメモリとは異なったメモリからデータを読み
出して、そのデータを、メモリ数より１個少ない数の出
力ポートと各メモリを選択的に接続する選択手段を介
し、出力ポートの中から選択した出力対象へと出力され
るので、クロックレートを上げることなくスイッチ効率
を高めることができ、メモリの容量を増やすだけで、複
数出力ポートを実現することができる。
【図１】本発明の実施の形態に係る多面構成時分割スイ
ッチの概略構成を示すブロック図である。
ッチの概略構成を示すブロック図である。
【図２】図１に示す多面構成時分割スイッチによるスイ
ッチング動作の説明図である。
ッチング動作の説明図である。
【図３】他の実施の形態に係る多面構成時分割スイッチ
によるスイッチング動作の説明図である。
によるスイッチング動作の説明図である。
【図４】従来の２面メモリ構成時分割スイッチの概略構
成を示すブロック図である。
成を示すブロック図である。
１０ 多面構成時分割スイッチ １１ａ，１１ｂ，１１ｃ，１１ａ´，１１ｂ´，１１ｃ
´ メモリ １２ 入力ポート １３ａ，１３ｂ 出力ポート １４ 書き込み／読み出し制御部 １５ 書き込みデータ制御メモリ ａ，ａ´ データ ｂ，ｂ´ データ ｃ，ｃ´ データ ｄ，ｄ１，ｄ２ シリアル入力データ
´ メモリ １２ 入力ポート １３ａ，１３ｂ 出力ポート １４ 書き込み／読み出し制御部 １５ 書き込みデータ制御メモリ ａ，ａ´ データ ｂ，ｂ´ データ ｃ，ｃ´ データ ｄ，ｄ１，ｄ２ シリアル入力データ
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04Q 3/52 101
Claims (2)
- 【請求項１】入力ポートからの入力データが書き込まれ
る多面構成の複数のメモリと、 前記各メモリの書き込みアドレスを指定する書き込みデ
ータ制御メモリと、 前記各メモリに対するデータの書き込み或いはデータの
読み出しを制御し、前記入力データが書き込まれたメモ
リとは異なったメモリからデータを読み出して、そのデ
ータを、メモリ数より１個少ない数の出力ポートと前記
各メモリを選択的に接続する選択手段を介し、前記出力
ポートの中から選択した出力対象へ出力する、書き込み
／読み出し制御部と を有する ことを特徴とする多面構成
時分割スイッチ。 - 【請求項２】前記メモリは複数個ずつ複数組設けられ、
前記入力ポートは前記各組に１個ずつ複数本設けられ、 前記書き込み／読み出し制御部は、前記入力データを入
力させたメモリ以外のメモリから読み出したデータを個
別に前記出力対象へ出力するのを、各メモリ毎に繰り返
す ことを特徴とする請求項１に記載の多面構成時分割ス
イッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19397198A JP3166713B2 (ja) | 1998-07-09 | 1998-07-09 | 多面構成時分割スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19397198A JP3166713B2 (ja) | 1998-07-09 | 1998-07-09 | 多面構成時分割スイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000032511A JP2000032511A (ja) | 2000-01-28 |
| JP3166713B2 true JP3166713B2 (ja) | 2001-05-14 |
Family
ID=16316828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19397198A Expired - Fee Related JP3166713B2 (ja) | 1998-07-09 | 1998-07-09 | 多面構成時分割スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166713B2 (ja) |
-
1998
- 1998-07-09 JP JP19397198A patent/JP3166713B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000032511A (ja) | 2000-01-28 |
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Legal Events
| Date | Code | Title | Description |
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