JPS6251898A - 時分割通話路 - Google Patents
時分割通話路Info
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- JPS6251898A JPS6251898A JP19178185A JP19178185A JPS6251898A JP S6251898 A JPS6251898 A JP S6251898A JP 19178185 A JP19178185 A JP 19178185A JP 19178185 A JP19178185 A JP 19178185A JP S6251898 A JPS6251898 A JP S6251898A
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は１時分割通話路に関し、特に保持メモリを冗長
にしたり、動作速度を上げることなく、保持メモリの書
き替えタイミングでもタイムスロットの交換を行うこと
ができるようにして、通話路の効率を上げることができ
る時分割通話路に関するものである。
にしたり、動作速度を上げることなく、保持メモリの書
き替えタイミングでもタイムスロットの交換を行うこと
ができるようにして、通話路の効率を上げることができ
る時分割通話路に関するものである。
本発明は、時分割通話路を構成する保持メモリを冗長に
したり、保持メモリを高速動作させることなく１通話路
の効率を１００％に向上させるため、保持メモリを複数
個に分割して構成し、例えば２分割の場合には、１フレ
ームの前半が一方の保持メモリの書き替えモード、他方
の保持メモリの読み出しモードとし、後半がその逆のモ
ードとすることにより、交換できないタイムスロットを
皆無にした。
したり、保持メモリを高速動作させることなく１通話路
の効率を１００％に向上させるため、保持メモリを複数
個に分割して構成し、例えば２分割の場合には、１フレ
ームの前半が一方の保持メモリの書き替えモード、他方
の保持メモリの読み出しモードとし、後半がその逆のモ
ードとすることにより、交換できないタイムスロットを
皆無にした。
ディジタル交換機におけるディジタル通話路の基本は、
タイムスロットの入替機能を持っている時間スイッチで
、音声情報ビット列群の書″込み、記憶、読出しができ
るメモリ素子により、入替えを行うことである。しかし
、時間スイッチのみで大容量のディジタル通話路を構成
するには、動作速度に制限があるため、交換機能を拡大
してハイウェイ相互間のタイムスロットの乗換えが必要
となる。
タイムスロットの入替機能を持っている時間スイッチで
、音声情報ビット列群の書″込み、記憶、読出しができ
るメモリ素子により、入替えを行うことである。しかし
、時間スイッチのみで大容量のディジタル通話路を構成
するには、動作速度に制限があるため、交換機能を拡大
してハイウェイ相互間のタイムスロットの乗換えが必要
となる。
第３図は、従来の時分割通話路の構成図である。
第３図において、ＩＨＷは入力データハイウェイ、ＳＰ
Ｍは通話路メモリ、ＯＨＷは出力データハイウェイ、Ｓ
ＩＲは通話路メモリ入力レジスタ、ＳＯＲは通話路メモ
リ出力レジスタ、５ＡＤＲは通話路メモリ・アドレスレ
ジスタ、５ＥＬ−１，５ＥＬ−２はセレクタ、ＡＨＶ／
は保持メモリ入力ハイウエイ、ＡＩＲは保持メモリ入力
レジスタ、八〇Ｍは保持メモリ、ＡＡＤＲは保持メモリ
・アドレスレジスタ、ＣＴＲはカウンタ、ＡＩＡＲは保
持メモリ・アドレス入力レジスタ、ＡＡＨＷは保持メモ
リ・アドレス入力ハイウェイである。また、通話路メモ
リＳＰＭ中のＤｉ、Ｄｏ、ＷＥ、ＡＤは、入出力端子で
あって、それぞれデータ入力。
Ｍは通話路メモリ、ＯＨＷは出力データハイウェイ、Ｓ
ＩＲは通話路メモリ入力レジスタ、ＳＯＲは通話路メモ
リ出力レジスタ、５ＡＤＲは通話路メモリ・アドレスレ
ジスタ、５ＥＬ−１，５ＥＬ−２はセレクタ、ＡＨＶ／
は保持メモリ入力ハイウエイ、ＡＩＲは保持メモリ入力
レジスタ、八〇Ｍは保持メモリ、ＡＡＤＲは保持メモリ
・アドレスレジスタ、ＣＴＲはカウンタ、ＡＩＡＲは保
持メモリ・アドレス入力レジスタ、ＡＡＨＷは保持メモ
リ・アドレス入力ハイウェイである。また、通話路メモ
リＳＰＭ中のＤｉ、Ｄｏ、ＷＥ、ＡＤは、入出力端子で
あって、それぞれデータ入力。
データ出力、ライトイネーブル、およびアドレス入力の
各端子である。また、保持メモリＡＣＭ中のＤＩ、Ｄｏ
、ＷＥ、ＡＤは入出力端子であり、それぞれデータ入力
、データ出力、ライトイネーブル、およびアドレス入力
の各端子である。
各端子である。また、保持メモリＡＣＭ中のＤＩ、Ｄｏ
、ＷＥ、ＡＤは入出力端子であり、それぞれデータ入力
、データ出力、ライトイネーブル、およびアドレス入力
の各端子である。
第４図は、第３図における保持メモリ関連のタイミング
チャートである。あるタイムスロットのデータの交換接
続は、入力データハイウェイＩ ＨＷ上のデータが、カ
ウンタＣＴＲの指示に基づき、通話路メモリＳＰＭに順
次書き込まれ、交換の順序を決定する保持メモリＡＣＭ
の内容に基づき、通話路メモリＳＰＭの内容がランダム
に読み出され、出力データハイウェイ○ＨＷに送出され
る。
チャートである。あるタイムスロットのデータの交換接
続は、入力データハイウェイＩ ＨＷ上のデータが、カ
ウンタＣＴＲの指示に基づき、通話路メモリＳＰＭに順
次書き込まれ、交換の順序を決定する保持メモリＡＣＭ
の内容に基づき、通話路メモリＳＰＭの内容がランダム
に読み出され、出力データハイウェイ○ＨＷに送出され
る。
次に、第３図および第４図を用いて、交換の順序を決定
する保持メモリＡＣＭの動作原理を説明する。
する保持メモリＡＣＭの動作原理を説明する。
保持メモリＡＣＭのアドレスｉには、出力データハイウ
ェイ○ＨＷのタイムスロット番号ｉに交換接続したいデ
ータのある通話路メモリＳＰＭのアドレスが保存されて
いる。カウンタＣＴＲの出力は、セレクタ５ＥＬ−２で
選択された後、保持メモリ・アドレスレジスタＡＡＤＲ
にラッチされ、この保持メモリ・アドレスレジスタＡＡ
ＤＲの内容に基づき、保持メモリＡＣＭの内容は順次読
み出される。また１通話路の交換の順序を変更したい場
合には、第４図に示すように、カウンタＣＴＲの値のＩ
Ｉ ＯＩＦのタイムスロットを使用せず、保持メモリ・
アドレス入力ハイウェイＡＡＨＷより保持メモリの変更
したいアドレスを入力し、保持メモリ・アドレス入力レ
ジスタＡＩＡＲにラッチし、さらにセレクタ５ＥＬ−２
で第４図のタイミングにより選択し、保持メモリ・アド
レスレジスタＡＡＤＲにラッチし、また変更したい保持
メモリＡＣＭの内容は、保持メモリ入力ハイウェイＡＨ
Ｗより保持メモリ入力レジスタＡＩＲにラッチする。
ェイ○ＨＷのタイムスロット番号ｉに交換接続したいデ
ータのある通話路メモリＳＰＭのアドレスが保存されて
いる。カウンタＣＴＲの出力は、セレクタ５ＥＬ−２で
選択された後、保持メモリ・アドレスレジスタＡＡＤＲ
にラッチされ、この保持メモリ・アドレスレジスタＡＡ
ＤＲの内容に基づき、保持メモリＡＣＭの内容は順次読
み出される。また１通話路の交換の順序を変更したい場
合には、第４図に示すように、カウンタＣＴＲの値のＩ
Ｉ ＯＩＦのタイムスロットを使用せず、保持メモリ・
アドレス入力ハイウェイＡＡＨＷより保持メモリの変更
したいアドレスを入力し、保持メモリ・アドレス入力レ
ジスタＡＩＡＲにラッチし、さらにセレクタ５ＥＬ−２
で第４図のタイミングにより選択し、保持メモリ・アド
レスレジスタＡＡＤＲにラッチし、また変更したい保持
メモリＡＣＭの内容は、保持メモリ入力ハイウェイＡＨ
Ｗより保持メモリ入力レジスタＡＩＲにラッチする。
さらに、第４図のタイミングでライトイネーブル信号Ｗ
Ｅ−Ｈを入力し、保持メモリＡＣＭの内容の変更を行う
。保持メモリＡＣＭの変更は、入出力データハイウェイ
の１フレームに１回行うことができ、変更の必要がない
フレームにおいては、保持メモリライトイネーブル信号
ＷＥ−ＨをＨレベルにすることにより、変更は行われな
い。
Ｅ−Ｈを入力し、保持メモリＡＣＭの内容の変更を行う
。保持メモリＡＣＭの変更は、入出力データハイウェイ
の１フレームに１回行うことができ、変更の必要がない
フレームにおいては、保持メモリライトイネーブル信号
ＷＥ−ＨをＨレベルにすることにより、変更は行われな
い。
このように、任意のタイムスロットを使用して保持メモ
リＡＣＭの内容の書き替えを行うことができるが（ここ
では、タイムスロットＩＩ ＯＨｐを用いる）、シかし
、第３図の構成を用いる場合、タイムスロットのＩ Ｏ
ｊ″は、保持メモリＡＣＭの書き替えを行うため、交換
接続が行えない。つまり、第４図に示すカウンタＣＴＲ
の値が０”のタイミングでは、セレクタ５ＥＬ−２を切
換えることによりアドレス入力レジスタＡＡＩＲのアド
レスにあるいはＱがアドレスレジスタＡＡＤＲにラッチ
され、保持メモリＡＣＭの内容が変更されるので、その
タイミングでは、保持メモリＡＣＭのデータ出力端子Ｄ
Ｏから通話路メモリＳＰＭにアドレスを送出できず、従
って、タイムスロットの入替えはできない。そこで、従
来、この対策として、保持メモリＡＣＭの動作速度を２
倍に上げ、１タイムスロツトの前半で読み出しを行い、
後半で必要ならば書き込みを行う方法が考えられている
が、保持メモリＡＣＭの高速動作が必要となる。
リＡＣＭの内容の書き替えを行うことができるが（ここ
では、タイムスロットＩＩ ＯＨｐを用いる）、シかし
、第３図の構成を用いる場合、タイムスロットのＩ Ｏ
ｊ″は、保持メモリＡＣＭの書き替えを行うため、交換
接続が行えない。つまり、第４図に示すカウンタＣＴＲ
の値が０”のタイミングでは、セレクタ５ＥＬ−２を切
換えることによりアドレス入力レジスタＡＡＩＲのアド
レスにあるいはＱがアドレスレジスタＡＡＤＲにラッチ
され、保持メモリＡＣＭの内容が変更されるので、その
タイミングでは、保持メモリＡＣＭのデータ出力端子Ｄ
Ｏから通話路メモリＳＰＭにアドレスを送出できず、従
って、タイムスロットの入替えはできない。そこで、従
来、この対策として、保持メモリＡＣＭの動作速度を２
倍に上げ、１タイムスロツトの前半で読み出しを行い、
後半で必要ならば書き込みを行う方法が考えられている
が、保持メモリＡＣＭの高速動作が必要となる。
本発明の目的は、このような従来の問題をＭ決し、保持
メモリを冗長したり、保持メモリの動作速度を上げるこ
となく、書き替えのタイミングでもタイムスロットの交
換を可能にして、通話路の効率を１００％にすることが
できる時分割通話路を提供することにある。
メモリを冗長したり、保持メモリの動作速度を上げるこ
となく、書き替えのタイミングでもタイムスロットの交
換を可能にして、通話路の効率を１００％にすることが
できる時分割通話路を提供することにある。
上記目的を達成するため、本発明の時分割通話路は、デ
ータを書き込み、かつ読み出す通話路メモリと、該デー
タの交換順序を決定する保持メモリと、該通話路メモリ
への書き込み順序、および該保持メモリからの読み出し
順序を指示するカウンタとを備えた時分割通話路におい
て、上記保持メモリの読み出しアドレスと書き込みアド
レスとを比較する比較手段を有し、該比較手段のアドレ
ス一致出力により、上記保持メモリの任意のアドレスの
内容の書き替えを、該保持メモリの同一アドレスの読み
出しタイミングに同期して行うことに特徴がある。
ータを書き込み、かつ読み出す通話路メモリと、該デー
タの交換順序を決定する保持メモリと、該通話路メモリ
への書き込み順序、および該保持メモリからの読み出し
順序を指示するカウンタとを備えた時分割通話路におい
て、上記保持メモリの読み出しアドレスと書き込みアド
レスとを比較する比較手段を有し、該比較手段のアドレ
ス一致出力により、上記保持メモリの任意のアドレスの
内容の書き替えを、該保持メモリの同一アドレスの読み
出しタイミングに同期して行うことに特徴がある。
本発明では、１フレーム内に交換できないタイムスロッ
トを持ったり、高速で読み書きしたすせずに、保持メモ
リＡＣＭを複数個に分割して構成し、読み出しを行う保
持メモリバンクと書き込みを行う保持メモリバンクを独
立にし、各々異なるバンクに対してアクセスすることに
より、高速動作を必要とせずに、全てのカウンタＣＴＲ
の値でタイムスロットの交換を可能にして、１００％の
効率を実現する。
トを持ったり、高速で読み書きしたすせずに、保持メモ
リＡＣＭを複数個に分割して構成し、読み出しを行う保
持メモリバンクと書き込みを行う保持メモリバンクを独
立にし、各々異なるバンクに対してアクセスすることに
より、高速動作を必要とせずに、全てのカウンタＣＴＲ
の値でタイムスロットの交換を可能にして、１００％の
効率を実現する。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示す時分割通話路の構成
図である。第１図において、第３図と異なる点は、保持
メモリＡＣＭと保持メモリアドレスレジスタＡＡＤＲと
セレクタＳＥＬをそれぞれ２個設け、読み出しを行う場
合と書き込みを行う場合には、各々別個の保持メモリバ
ンクを選択して、アクセスすることである。
図である。第１図において、第３図と異なる点は、保持
メモリＡＣＭと保持メモリアドレスレジスタＡＡＤＲと
セレクタＳＥＬをそれぞれ２個設け、読み出しを行う場
合と書き込みを行う場合には、各々別個の保持メモリバ
ンクを選択して、アクセスすることである。
ＡＣＭ−１，ＡＣＭ−２はそれぞれ保持メモリ、ＷＥ−
Ｈｌ、ＷＥ−Ｈ２はライトネーブル信号、ＡＡＤＲ−１
，ＡＡＤＲ−２は保持メモリ・アドレスレジスタ、５Ｅ
Ｌ−２，５ＥＬ−３はセレクタであり、その他の記号は
第３図の示されるものと同一である。
Ｈｌ、ＷＥ−Ｈ２はライトネーブル信号、ＡＡＤＲ−１
，ＡＡＤＲ−２は保持メモリ・アドレスレジスタ、５Ｅ
Ｌ−２，５ＥＬ−３はセレクタであり、その他の記号は
第３図の示されるものと同一である。
第１図の動作原理を詳述する。保持メモリＡＣＭは、Ａ
ＣＭ−１，ＡＣＭ−２に２分割されている。通話路メモ
リＳＰＭに格納された１フレームの前半のタイムスロッ
トの呼び出しは、１つの保持メモリＡＣＭ−１の内容に
基づき行われる。その動作は、カウンタＣＴＲの出力を
、セレクタ５ＥＬ−２により選択された後、保持メモリ
・アドレスレジスタＡＡＤＲ−１にラッチされ、この保
持メモリ・アドレスレジスタＡＡＤＲの内容に基づき保
持メモリＡＣＭ−１の内容は順次に読み出され、セレク
タ５ＥＬ−１で選択した後、通話路メモリ・アドレス入
力レジスタ５ＡＤＲに転送される。このように、一方の
保持メモリＡＣＭ−１において呼び出しを行っているタ
イミングにおいて、他方の保持メモリＡＣＭ−２におい
て必要に応じ、内容の書き替えを行う。このようにして
、一方の保持メモリＡＣＭ−１（ＡＣＭ−２）の内容に
基づき、交換を行うと同時に、他方の保持メモリＡＣＭ
−２（ＡＣＭ−１）で必要に応じて内容の書き替えを行
うことができる。
ＣＭ−１，ＡＣＭ−２に２分割されている。通話路メモ
リＳＰＭに格納された１フレームの前半のタイムスロッ
トの呼び出しは、１つの保持メモリＡＣＭ−１の内容に
基づき行われる。その動作は、カウンタＣＴＲの出力を
、セレクタ５ＥＬ−２により選択された後、保持メモリ
・アドレスレジスタＡＡＤＲ−１にラッチされ、この保
持メモリ・アドレスレジスタＡＡＤＲの内容に基づき保
持メモリＡＣＭ−１の内容は順次に読み出され、セレク
タ５ＥＬ−１で選択した後、通話路メモリ・アドレス入
力レジスタ５ＡＤＲに転送される。このように、一方の
保持メモリＡＣＭ−１において呼び出しを行っているタ
イミングにおいて、他方の保持メモリＡＣＭ−２におい
て必要に応じ、内容の書き替えを行う。このようにして
、一方の保持メモリＡＣＭ−１（ＡＣＭ−２）の内容に
基づき、交換を行うと同時に、他方の保持メモリＡＣＭ
−２（ＡＣＭ−１）で必要に応じて内容の書き替えを行
うことができる。
第２図は、第１図において、保持メモリＡＣＭ−１のア
ドレスｒｒ ４ ｎに１１１１１１という内容を書き込
み、保持メモリＡＣＭ−２のアドレスＩＩ ９ ｙｌに
１２″という内容を書き込む場合の動作タイムチャート
である。
ドレスｒｒ ４ ｎに１１１１１１という内容を書き込
み、保持メモリＡＣＭ−２のアドレスＩＩ ９ ｙｌに
１２″という内容を書き込む場合の動作タイムチャート
である。
通常では、保持メモリＡＣＭの内容を変更する場合、１
フレーム中のある固定のタイムスロットだけを交換に用
いずに、保持メモリＡＣＭの内容変更のために用いたが
、本発明では、複数の保持メモリを設けることにより、
一方が読み出し動作を行っている期間中には、他方がＪ
き込み動作を行うようにして、全部のタイムスロットで
交換ができるようにしている。時分割交換の作用として
は、入力データハイウェイ上の＃１１タイムスロットの
データを出力データハイウェイ上の＃４タイムスロット
に、また入力データハイウェイ上の＃１２タイムスロッ
トのデータを出力データハイウェイ上の＃９タイムスロ
ットに、それぞれ交換接続することになる。第２図では
、１フレームがカウンタ値１５よりなり、そのうちの前
半の０〜７カウンタ値を保持メモリＡＣＭ−１の読み出
しモード、Ａ ＣＭ −２の書き込みモードとする。ま
た、後半の８〜１５カウンタ値を保持メモリＡＣＭ−１
の書き込みモード、ＡＣＭ−２の読み出しモードとする
。従って、最初のＯ〜７をカウンタが計数する期間では
、セレクタ５ＥＬ−２はカウンタＣＴＲの出力を選択し
て、保持メモリＡＣＭ−１にアクセスし、保持メモリＡ
ＣＭ−１にあらかじめ記憶しである内容を読み出し、セ
レクタ５ＥＬ−１を介して通話路メモリＳＰＭに送出す
る。
フレーム中のある固定のタイムスロットだけを交換に用
いずに、保持メモリＡＣＭの内容変更のために用いたが
、本発明では、複数の保持メモリを設けることにより、
一方が読み出し動作を行っている期間中には、他方がＪ
き込み動作を行うようにして、全部のタイムスロットで
交換ができるようにしている。時分割交換の作用として
は、入力データハイウェイ上の＃１１タイムスロットの
データを出力データハイウェイ上の＃４タイムスロット
に、また入力データハイウェイ上の＃１２タイムスロッ
トのデータを出力データハイウェイ上の＃９タイムスロ
ットに、それぞれ交換接続することになる。第２図では
、１フレームがカウンタ値１５よりなり、そのうちの前
半の０〜７カウンタ値を保持メモリＡＣＭ−１の読み出
しモード、Ａ ＣＭ −２の書き込みモードとする。ま
た、後半の８〜１５カウンタ値を保持メモリＡＣＭ−１
の書き込みモード、ＡＣＭ−２の読み出しモードとする
。従って、最初のＯ〜７をカウンタが計数する期間では
、セレクタ５ＥＬ−２はカウンタＣＴＲの出力を選択し
て、保持メモリＡＣＭ−１にアクセスし、保持メモリＡ
ＣＭ−１にあらかじめ記憶しである内容を読み出し、セ
レクタ５ＥＬ−１を介して通話路メモリＳＰＭに送出す
る。
一方、セレクタ５ＥＬ−３は保持メモリアドレス入力レ
ジスタＡＩＡＲの出力を選択して、保持メモリＡＣＭ−
２にアクセスし、必要に応じて内容を変更したいアドレ
スの値を書き込む０例えば、保持メモリＡＣＭ−２にＩ
Ｉ １２ Ｈを書き込むときには、アドレスレジスタＡ
ＡＤＲ−２に書き替えるべきアドレスＩＩ ９ ＩＩを
ラッチし、かつ保持メモリ入力ハイウェイＡＨＷから入
力レジスタＡＩＲに書き替えるべき内容ＩＩ １２１）
をラッチする。そして、ライトイネーブル信号をＷＥ−
８２にすることにより、保持メモリＡＣＭ−２のアドレ
ス″９”に、ＩＩ １２ Ｂが書き込まれる。後半の出
力ハイウェイ上の＃９タイムスロットに、入力ハイウニ
イ上の＃１２タイムスロットのデータが交換接続される
ことになる。次に、カウンタＣＴＲが８〜１５を計数し
ている期間には、保持メモリＡＣＭ−１が書き込みモー
ド、ＡＣＭ−２が読み出しモードとなる。このときには
、セレクタ５ＥＬ−２は保持メモリ・アドレス入力レジ
スタＡＩＡＲの出力を選択し、セレクタ５ＥＬ−３はカ
ウンタＣＴＲの出力を選択する。カウンタＣＴＲの値の
８〜１５がアドレスレジスタＡＡＤＲ−２に順次ラッチ
されて、保持メモリＡＣＭ−２がアクセスされ、内容が
読み出されて、通話路メモリＳＰＭに送出されている間
、必要に応じて保持メモリＡＣＭ−１の内容が書き替え
られる。いま、アドレス゛′４”に内容１１１１＋１を
書き込む場合、保持メモリ・アドレス入力レジスタＡＩ
ＡＲに′４″をラッチし、これをアドレスレジスタＡＡ
ＤＲ−２に転送する。一方、保持メモリ入力ハイウェイ
ＡＨＷから入力レジスタＡＩＲに書き替えたい内容＃１
１１１をラッチし、ライトイネーブル信号をＷＥ−Ｈｌ
にすることにより、保持メモリＡＣＭ−１のアドレスＩ
Ｉ ４ ｒ＋には０１１１１が書き込まれる。
ジスタＡＩＡＲの出力を選択して、保持メモリＡＣＭ−
２にアクセスし、必要に応じて内容を変更したいアドレ
スの値を書き込む０例えば、保持メモリＡＣＭ−２にＩ
Ｉ １２ Ｈを書き込むときには、アドレスレジスタＡ
ＡＤＲ−２に書き替えるべきアドレスＩＩ ９ ＩＩを
ラッチし、かつ保持メモリ入力ハイウェイＡＨＷから入
力レジスタＡＩＲに書き替えるべき内容ＩＩ １２１）
をラッチする。そして、ライトイネーブル信号をＷＥ−
８２にすることにより、保持メモリＡＣＭ−２のアドレ
ス″９”に、ＩＩ １２ Ｂが書き込まれる。後半の出
力ハイウェイ上の＃９タイムスロットに、入力ハイウニ
イ上の＃１２タイムスロットのデータが交換接続される
ことになる。次に、カウンタＣＴＲが８〜１５を計数し
ている期間には、保持メモリＡＣＭ−１が書き込みモー
ド、ＡＣＭ−２が読み出しモードとなる。このときには
、セレクタ５ＥＬ−２は保持メモリ・アドレス入力レジ
スタＡＩＡＲの出力を選択し、セレクタ５ＥＬ−３はカ
ウンタＣＴＲの出力を選択する。カウンタＣＴＲの値の
８〜１５がアドレスレジスタＡＡＤＲ−２に順次ラッチ
されて、保持メモリＡＣＭ−２がアクセスされ、内容が
読み出されて、通話路メモリＳＰＭに送出されている間
、必要に応じて保持メモリＡＣＭ−１の内容が書き替え
られる。いま、アドレス゛′４”に内容１１１１＋１を
書き込む場合、保持メモリ・アドレス入力レジスタＡＩ
ＡＲに′４″をラッチし、これをアドレスレジスタＡＡ
ＤＲ−２に転送する。一方、保持メモリ入力ハイウェイ
ＡＨＷから入力レジスタＡＩＲに書き替えたい内容＃１
１１１をラッチし、ライトイネーブル信号をＷＥ−Ｈｌ
にすることにより、保持メモリＡＣＭ−１のアドレスＩ
Ｉ ４ ｒ＋には０１１１１が書き込まれる。
このように、本実施例においては、保持メモリＡＣＭへ
の特別な書き込み用タイムスロットを設けることなく、
また書き込み用タイムスロットにおいて交換接続ができ
ないということがなく、また特別に高速で保持メモリを
動作させることなく、１フレーム内にタイムスロットの
交換ができない空タイムスロットをなくすことができる
。従って。
の特別な書き込み用タイムスロットを設けることなく、
また書き込み用タイムスロットにおいて交換接続ができ
ないということがなく、また特別に高速で保持メモリを
動作させることなく、１フレーム内にタイムスロットの
交換ができない空タイムスロットをなくすことができる
。従って。
従来に比べて低速で長いマージンをもって、保持メモリ
への書き込みができ、かつ時分割通話路のスループット
は拡大される。本発明では、超高速のディジタル信号を
交換接続する高速ディジタル通話路に適用した場合に適
用すると１通話路の効率が格段に向上する。なお、実施
例では、保持メモリＡＣＭを２個設ける場合を説明した
が、一般にｎ個設けることができるのは勿論である。
への書き込みができ、かつ時分割通話路のスループット
は拡大される。本発明では、超高速のディジタル信号を
交換接続する高速ディジタル通話路に適用した場合に適
用すると１通話路の効率が格段に向上する。なお、実施
例では、保持メモリＡＣＭを２個設ける場合を説明した
が、一般にｎ個設けることができるのは勿論である。
以上説明したように、本発明によれば、保持メモリを複
数設けることにより、１フレーム中に交換できないタイ
ムスロットが生じなくなるため、通話路の効率を１００
％に向上させることが可能となり、スループットの拡大
が図れる。
数設けることにより、１フレーム中に交換できないタイ
ムスロットが生じなくなるため、通話路の効率を１００
％に向上させることが可能となり、スループットの拡大
が図れる。
第１図は本発明の一実施例を示す時分割通話路の構成図
、第２図は第１図の動作タイムチャート、第３図は従来
の時分割通話路の構成図、第４図は第３図の動作タイム
チャートである。 ＩＨＷ：入力データハイウエイ、ＯＨＷ：出力データハ
イウェイ、ＳＰＭ：通話路メモリ、ＳＩＲ：通話路メモ
リ入力ハイウェイ、５ＡＤＲ：通話路メモリ・アドレス
レジスタ、５ＥＬ−１，５ＥＬ−２，５ＥＬ−３：セレ
クタ、ＡＨＷ：保持メモリ入力ハイウェイ、ＡＣＭ−１
、ＡＣＭ−２：保持メモリ、ＡＡＤＲ−１，ＡＡＤＲ−
２：保持メモリ・アドレスレジスタ、ＣＴＲ：カウンタ
。 ＡＡＨＷ：保持メモリ・アドレス入力ハイウェイ、ＡＩ
ＡＲ：保持メモリ・アドレス入力レジスタ。
、第２図は第１図の動作タイムチャート、第３図は従来
の時分割通話路の構成図、第４図は第３図の動作タイム
チャートである。 ＩＨＷ：入力データハイウエイ、ＯＨＷ：出力データハ
イウェイ、ＳＰＭ：通話路メモリ、ＳＩＲ：通話路メモ
リ入力ハイウェイ、５ＡＤＲ：通話路メモリ・アドレス
レジスタ、５ＥＬ−１，５ＥＬ−２，５ＥＬ−３：セレ
クタ、ＡＨＷ：保持メモリ入力ハイウェイ、ＡＣＭ−１
、ＡＣＭ−２：保持メモリ、ＡＡＤＲ−１，ＡＡＤＲ−
２：保持メモリ・アドレスレジスタ、ＣＴＲ：カウンタ
。 ＡＡＨＷ：保持メモリ・アドレス入力ハイウェイ、ＡＩ
ＡＲ：保持メモリ・アドレス入力レジスタ。
Claims (1)
- （１）データを書き込み、かつ読み出す通話路メモリと
、該データの交換順序を決定する保持メモリと、該通話
路メモリへの書き込み順序、および該保持メモリからの
読み出し順序を指示するカウンタとを備えた時分割通話
路において、上記保持メモリをｎ個（ｎは２以上の整数
）に分割して構成し、１つの保持メモリの読み出しを１
フレーム時間の１／ｎ時間のみで行い、該保持メモリの
内容の変更を上記読み出しタイミング以外の１フレーム
の（ｎ−ｌ）／ｎ時間の間で行うことを特徴とする時分
割通話路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191781A JPH07121154B2 (ja) | 1985-08-30 | 1985-08-30 | 時分割通話路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191781A JPH07121154B2 (ja) | 1985-08-30 | 1985-08-30 | 時分割通話路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6251898A true JPS6251898A (ja) | 1987-03-06 |
| JPH07121154B2 JPH07121154B2 (ja) | 1995-12-20 |
Family
ID=16280429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60191781A Expired - Fee Related JPH07121154B2 (ja) | 1985-08-30 | 1985-08-30 | 時分割通話路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07121154B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134595A (en) * | 1979-04-06 | 1980-10-20 | Nec Corp | Memory switch circuit |
-
1985
- 1985-08-30 JP JP60191781A patent/JPH07121154B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134595A (en) * | 1979-04-06 | 1980-10-20 | Nec Corp | Memory switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07121154B2 (ja) | 1995-12-20 |
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