JPH07121154B2 - 時分割通話路 - Google Patents
時分割通話路Info
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- JPH07121154B2 JPH07121154B2 JP60191781A JP19178185A JPH07121154B2 JP H07121154 B2 JPH07121154 B2 JP H07121154B2 JP 60191781 A JP60191781 A JP 60191781A JP 19178185 A JP19178185 A JP 19178185A JP H07121154 B2 JPH07121154 B2 JP H07121154B2
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- JP
- Japan
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- holding memory
- time slot
- memory
- acm
- time
- Prior art date
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割通話路に関し、特に保持メモリを冗長
にしたり、動作速度を上げることなく、保持メモリの書
き替えタイミングでもタイムスロツトの交換を行うこと
ができるようにして、通話路の効率を上げることができ
る時分割通話路に関するものである。
にしたり、動作速度を上げることなく、保持メモリの書
き替えタイミングでもタイムスロツトの交換を行うこと
ができるようにして、通話路の効率を上げることができ
る時分割通話路に関するものである。
本発明は、時分割通話路を構成する保持メモリを冗長に
したり、保持メモリを高速動作させることなく、通話路
の効率を100％に向上させるため、保持メモリを複数個
に分解して構成し、例えば２分割の場合には、１フレー
ムの前半が一方の保持メモリの書き替えモード、他方の
保持メモリの読み出しモードとし、後半がその逆のモー
ドとすることにより、交換できないタイムスロツトを皆
無にした。
したり、保持メモリを高速動作させることなく、通話路
の効率を100％に向上させるため、保持メモリを複数個
に分解して構成し、例えば２分割の場合には、１フレー
ムの前半が一方の保持メモリの書き替えモード、他方の
保持メモリの読み出しモードとし、後半がその逆のモー
ドとすることにより、交換できないタイムスロツトを皆
無にした。
デイジタル交換機におけるデイジタル通話路の基本は、
タイムスロツトの入替機能を持つている時間スイツチ
で、音声情報ビツト列群の書込み、記憶、読出しができ
るメモリ素子により、入替えを行うことである。しか
し、時間スイツチのみで大容量のデイジタル通話路を構
成するには、動作速度に制限があるため、交換機能を拡
大してハイウエイ相互間のタイムスロツトの乗換えが必
要となる。
タイムスロツトの入替機能を持つている時間スイツチ
で、音声情報ビツト列群の書込み、記憶、読出しができ
るメモリ素子により、入替えを行うことである。しか
し、時間スイツチのみで大容量のデイジタル通話路を構
成するには、動作速度に制限があるため、交換機能を拡
大してハイウエイ相互間のタイムスロツトの乗換えが必
要となる。
第３図は、従来の時分割通話路の構成図である。第３図
において、1HWは入力データハイウエイ、SPMは通話路メ
モリ、OHWは出力データハイウエイ、SIRは通話路メモリ
入力レジスタ、SORは通話路メモリ出力レジスタ、SADR
は通話路メモリ・アドレスレジスタ、SEL−1,SEL−２は
セレクタ、AHWは保持メモリ入力ハイウエイ、AIRは保持
メモリ入力レジスタ、ACMは保持メモリ、AADRは保持メ
モリ・アドレスレジスタ、CTRはカウンタ、AIARは保持
メモリ・アドレス入力レジスタ、AAHWは保持メモリ・ア
ドレス入力ハイウエイである。また、通話路メモリSPM
中のD1,D0,WE,ADは、入出力端子であつて、それぞれデ
ータ入力、データ出力、ライトイネーブル、およびアド
レス入力の各端子である。また、保持メモリACM中のD1,
D0,WE,ADは入出力端子であり、それぞれデータ入力、デ
ータ出力、ライトイネーブル、およびアドレス入力の各
端子である。
において、1HWは入力データハイウエイ、SPMは通話路メ
モリ、OHWは出力データハイウエイ、SIRは通話路メモリ
入力レジスタ、SORは通話路メモリ出力レジスタ、SADR
は通話路メモリ・アドレスレジスタ、SEL−1,SEL−２は
セレクタ、AHWは保持メモリ入力ハイウエイ、AIRは保持
メモリ入力レジスタ、ACMは保持メモリ、AADRは保持メ
モリ・アドレスレジスタ、CTRはカウンタ、AIARは保持
メモリ・アドレス入力レジスタ、AAHWは保持メモリ・ア
ドレス入力ハイウエイである。また、通話路メモリSPM
中のD1,D0,WE,ADは、入出力端子であつて、それぞれデ
ータ入力、データ出力、ライトイネーブル、およびアド
レス入力の各端子である。また、保持メモリACM中のD1,
D0,WE,ADは入出力端子であり、それぞれデータ入力、デ
ータ出力、ライトイネーブル、およびアドレス入力の各
端子である。
第４図は、第３図における保持メモリ関連のタイミング
チヤートである。あるタイムスロツトのデータの交換接
続は、入力データハイウエイIHW上のデータが、カウン
タCTRの指示に基づき、通話路メモリSPMに順次書き込ま
れ、交換の順序を決定する保持メモリACMの内容に基づ
き、通話路メモリSPMの内容がランダムに読み出され、
出力データハイウエイOHWに送出される。
チヤートである。あるタイムスロツトのデータの交換接
続は、入力データハイウエイIHW上のデータが、カウン
タCTRの指示に基づき、通話路メモリSPMに順次書き込ま
れ、交換の順序を決定する保持メモリACMの内容に基づ
き、通話路メモリSPMの内容がランダムに読み出され、
出力データハイウエイOHWに送出される。
次に、第３図および第４図用いて、交換の順序を決定す
る保持メモリACMの動作原理を説明する。
る保持メモリACMの動作原理を説明する。
保持メモリACMのアドレスｉには、出力データハイウエ
イOHWのタイムスロツト番号ｉに交換接続したいデータ
のある通話路メモリSPMのアドレスが保存されている。
カウンタCTRの出力は、セレクタSEL−２で選択された
後、保持メモリ・アドレスレジスタAADRにラツチされ、
この保持メモリ・アドレススタAADRの内容に基づき、保
持メモリACMの内容は順次読み出される。また、通話路
の交換の順序を変更したい場合には、第４図に示すよう
に、カウンタCTRの値の“0"のタイムスロツトを使用せ
ず、保持メモリ・アドレス入力ハイウエイAAHWより保持
メモリの変更したいアドレスを入力し、保持メモリ・ア
ドレス入力レジスタAIARにラツチし、さらにセレクタSE
L−２で第４図のタイミングにより選択し、保持メモリ
・アドレスレジスタAADRにラツチし、また変更したい保
持メモリACMの内容は、保持メモリ入力ハイウエイAHWよ
り保持メモリ入力レジスタAIRにラツチする。さらに、
第４図のタイミングでライトイネーブル信号WE−Ｈを入
力し、保持メモリACMの内容の変更を行う。保持メモリA
CMの変更は、入出力データハイウエイの１フレームに１
回行うことができ、変更の必要がないフレームにおいて
は、保持メモリライトイネーブル信号WE−ＨをＨレベル
にすることにより、変更は行われない。
イOHWのタイムスロツト番号ｉに交換接続したいデータ
のある通話路メモリSPMのアドレスが保存されている。
カウンタCTRの出力は、セレクタSEL−２で選択された
後、保持メモリ・アドレスレジスタAADRにラツチされ、
この保持メモリ・アドレススタAADRの内容に基づき、保
持メモリACMの内容は順次読み出される。また、通話路
の交換の順序を変更したい場合には、第４図に示すよう
に、カウンタCTRの値の“0"のタイムスロツトを使用せ
ず、保持メモリ・アドレス入力ハイウエイAAHWより保持
メモリの変更したいアドレスを入力し、保持メモリ・ア
ドレス入力レジスタAIARにラツチし、さらにセレクタSE
L−２で第４図のタイミングにより選択し、保持メモリ
・アドレスレジスタAADRにラツチし、また変更したい保
持メモリACMの内容は、保持メモリ入力ハイウエイAHWよ
り保持メモリ入力レジスタAIRにラツチする。さらに、
第４図のタイミングでライトイネーブル信号WE−Ｈを入
力し、保持メモリACMの内容の変更を行う。保持メモリA
CMの変更は、入出力データハイウエイの１フレームに１
回行うことができ、変更の必要がないフレームにおいて
は、保持メモリライトイネーブル信号WE−ＨをＨレベル
にすることにより、変更は行われない。
このように、任意のタイムスロットを使用して保持メモ
リACMの内容の書き替えを行うことができるが（ここで
は、タイムスロツト“0"を用いる）、しかし、第３図の
構成を用いる場合、タイムスロツトの“0"は、保持メモ
リACMの書き替えを行うため、交換接続が行えない。つ
まり、第４図に示すカウンタCTRの値が“0"のタイミン
グでは、セレクタSEL−２を切換えることによりアドレ
ス入力レジスタAAIRのアドレスｋあるいはｌがアドレス
レジスタAADRにラツチされ、保持メモリACMの内容が変
更されるので、そのタイミングでは、保持メモリACMの
データ出力端子DOから通話路メモリSPMにアドレスを送
出できず、従つて、タイムスロツトの入替えはできな
い。そこで、従来、この対策として、保持メモリACMの
動作速度を２倍に上げ、１タイムスロツトの前半で読み
出しを行い、後半で必要ならば書き込み行う方法が考え
られているが、保持メモリACMの高速動作が必要とな
る。
リACMの内容の書き替えを行うことができるが（ここで
は、タイムスロツト“0"を用いる）、しかし、第３図の
構成を用いる場合、タイムスロツトの“0"は、保持メモ
リACMの書き替えを行うため、交換接続が行えない。つ
まり、第４図に示すカウンタCTRの値が“0"のタイミン
グでは、セレクタSEL−２を切換えることによりアドレ
ス入力レジスタAAIRのアドレスｋあるいはｌがアドレス
レジスタAADRにラツチされ、保持メモリACMの内容が変
更されるので、そのタイミングでは、保持メモリACMの
データ出力端子DOから通話路メモリSPMにアドレスを送
出できず、従つて、タイムスロツトの入替えはできな
い。そこで、従来、この対策として、保持メモリACMの
動作速度を２倍に上げ、１タイムスロツトの前半で読み
出しを行い、後半で必要ならば書き込み行う方法が考え
られているが、保持メモリACMの高速動作が必要とな
る。
本発明の目的は、このような従来の問題を解決し、保持
メモリを冗長したり、保持メモリの動作速度を上げるこ
となく、書き替えのタイミングでもタイムスロツトの交
換を可能にして、通話路の効率を100％にすることがで
きる時分割通話路を提供することにある。
メモリを冗長したり、保持メモリの動作速度を上げるこ
となく、書き替えのタイミングでもタイムスロツトの交
換を可能にして、通話路の効率を100％にすることがで
きる時分割通話路を提供することにある。
上記目的を達成するため、本発明の時分割通話は、デー
タを書き込み、かつ読み出す通話路メモリと、該通話路
メモリへの書き込み順序を指示するカウンタと、該通話
路メモリからの読み出し順序を指示する保持メモリとを
備えた時分割通話路において、Ｎタイムスロットより構
成される時分割通話路に対応する上記保持メモリをｎ分
割し、第１の保持メモリを第０タイムスロット〜第〔N/
n）−１〕タイムスロットに、第２の保持メモリを第（N
/n）タイムスロット〜第〔2N/n）−１〕タイムスロット
に、・・・、第ｎの保持メモリを第〔（ｎ−１）N/n〕
タイムスロット〜第（Ｎ−１）タイムスロットに対応さ
せて、各保持メモリの読み出しを、第０タイムスロット
〜第〔N/n）−１〕タイムスロットは第１の保持メモ
リ、・・・、第〔（ｎ−１）N/n〕タイムスロット〜第
（Ｎ−１）タイムスロットは第ｎの保持メモリと順次行
い、各保持メモリの内容の変更は、上記による該保持メ
モリの読み出しを行っていないタイムスロット時間に行
うことを特徴としている。
タを書き込み、かつ読み出す通話路メモリと、該通話路
メモリへの書き込み順序を指示するカウンタと、該通話
路メモリからの読み出し順序を指示する保持メモリとを
備えた時分割通話路において、Ｎタイムスロットより構
成される時分割通話路に対応する上記保持メモリをｎ分
割し、第１の保持メモリを第０タイムスロット〜第〔N/
n）−１〕タイムスロットに、第２の保持メモリを第（N
/n）タイムスロット〜第〔2N/n）−１〕タイムスロット
に、・・・、第ｎの保持メモリを第〔（ｎ−１）N/n〕
タイムスロット〜第（Ｎ−１）タイムスロットに対応さ
せて、各保持メモリの読み出しを、第０タイムスロット
〜第〔N/n）−１〕タイムスロットは第１の保持メモ
リ、・・・、第〔（ｎ−１）N/n〕タイムスロット〜第
（Ｎ−１）タイムスロットは第ｎの保持メモリと順次行
い、各保持メモリの内容の変更は、上記による該保持メ
モリの読み出しを行っていないタイムスロット時間に行
うことを特徴としている。
本発明では、１フレーム内に交換できないタイムスロツ
トを持つたり、高速で読み書きしたりせずに、保持メモ
リACMを複数個に分解して構成し、読み出しを行う保持
メモリバンクと書き込みを行う保持メモリバンクを独立
にし、各々異なるバンクに対してアクセスすることによ
り、高速動作を必要とせずに、全てのカウンタCTRの値
でタイムスロツトの交換を可能にして、100％の効率を
実現する。
トを持つたり、高速で読み書きしたりせずに、保持メモ
リACMを複数個に分解して構成し、読み出しを行う保持
メモリバンクと書き込みを行う保持メモリバンクを独立
にし、各々異なるバンクに対してアクセスすることによ
り、高速動作を必要とせずに、全てのカウンタCTRの値
でタイムスロツトの交換を可能にして、100％の効率を
実現する。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示す時分割通話路の構成
図である。第１図において、第３図と異なる点は、保持
メモリACMと保持メモリアドレスレジスタAADRとセレク
タSELをそれぞれ２個設け、読み出しを行う場合と書き
込みを行う場合には、各々別個の保持メモリバンクを選
択して、アクセスすることである。
第１図は、本発明の一実施例を示す時分割通話路の構成
図である。第１図において、第３図と異なる点は、保持
メモリACMと保持メモリアドレスレジスタAADRとセレク
タSELをそれぞれ２個設け、読み出しを行う場合と書き
込みを行う場合には、各々別個の保持メモリバンクを選
択して、アクセスすることである。
ACM−1,ACM−２はそれぞれ保持メモリ、WE−H1,WE−H2
はライトネーブル信号、AADR−1,AADR−２は保持メモリ
・アドレスレジスタ、SEL−2,SEL−３はセレクタであ
り、その他の記号は第３図の示されるものと同一であ
る。
はライトネーブル信号、AADR−1,AADR−２は保持メモリ
・アドレスレジスタ、SEL−2,SEL−３はセレクタであ
り、その他の記号は第３図の示されるものと同一であ
る。
第１図の動作原理を詳述する。保持メモリACMは、ACM−
1,ACM−２に２分割されている。通話路メモリSPMに格納
された１フレームの前半のタイムスロツトの呼び出し
は、１つの保持メモリACM−１の内容に基づき行われ
る。その動作は、カンウタCTRの出力を、セレクタSEL−
２により選択された後、保持メモリ・アドレスレジスタ
AADR−１にラツチされ、この保持メモリ・アドレスレジ
スタAADRの内容に基づき保持メモリACM−１の内容は順
次に読み出され、セレクタSEL−１で選択した後、通話
路メモリ・アドレス入力レジスタSADRに転送される。こ
のように、一方の保持メモリACM−１において呼び出し
を行つているタイミングにおいて、他方の保持メモリAC
M−２において必要に応じ、内容の書き替えを行う。こ
のようにして、一方の保持メモリACM−１（ACM−２）の
内容に基づき、交換を行うと同時に、他方の保持メモリ
ACM−２（ACM−１）で必要に応じて内容の書き替えを行
うことができる。
1,ACM−２に２分割されている。通話路メモリSPMに格納
された１フレームの前半のタイムスロツトの呼び出し
は、１つの保持メモリACM−１の内容に基づき行われ
る。その動作は、カンウタCTRの出力を、セレクタSEL−
２により選択された後、保持メモリ・アドレスレジスタ
AADR−１にラツチされ、この保持メモリ・アドレスレジ
スタAADRの内容に基づき保持メモリACM−１の内容は順
次に読み出され、セレクタSEL−１で選択した後、通話
路メモリ・アドレス入力レジスタSADRに転送される。こ
のように、一方の保持メモリACM−１において呼び出し
を行つているタイミングにおいて、他方の保持メモリAC
M−２において必要に応じ、内容の書き替えを行う。こ
のようにして、一方の保持メモリACM−１（ACM−２）の
内容に基づき、交換を行うと同時に、他方の保持メモリ
ACM−２（ACM−１）で必要に応じて内容の書き替えを行
うことができる。
第２図は、第１図において、保持メモリACM−１のアド
レス“4"に“11"という内容を書き込み、保持メモリACM
−２のアドレス“9"に“12"という内容を書き込む場合
の動作タイムチヤートである。
レス“4"に“11"という内容を書き込み、保持メモリACM
−２のアドレス“9"に“12"という内容を書き込む場合
の動作タイムチヤートである。
通常では、保持メモリACMの内容を変更する場合、１フ
レーム中のある固定のタイムスロツトだけを交換に用い
ずに、保持メモリACMの内容変更のために用いたが、本
発明では、複数の保持メモリを設けることにより、一方
が読み出し動作を行つている期間中には、他方が書き込
み動作を行うようにして、全部のタイムスロツトで交換
ができるようにしている。時分割交換の作用としては、
入力データハイウエイ上の＃11タイムスロツトのデータ
を出力データハイウエイ上の＃４タイムスロツトに、ま
た入力データハイウエイ上の＃12タイムスロツトのデー
タを出力データハイウエイトの＃99タイムスロツトに、
それぞれ交換接続することになる。第２図では、１フレ
ームがカウンタ値15よりなり、そのうちの前半の０〜７
カウンタ値を保持メモリACM−１の読み出しモード、ACM
−２の書き込みモードとする。また、後半の８〜15カウ
ンタ値を保持メモリACM−１の書き込みモード、ACM−２
の読み出しモードとする。従つて、最初の０〜７をカウ
ンタが計数する期間では、セレクタSEL−２はカウンタC
TRの出力を選択して、保持メモリACM−１にアクセス
し、保持メモリACM−１にあらかじめ記憶してある内容
を読み出し、セレクタSEL−１を介して通話路メモリSPM
に送出する。一方、セレクタSEL−３は保持メモリアド
レス入力レジスタAIARの出力を選択して、保持メモリAC
M−２にアクセスし、必要に応じて内容を変更したいア
ドレスの値を書き込む。例えば、保持メモリACM−２に
“12"を書き込むときには、アドレスレジスタAADR−２
に書き替えるべきアドレス“9"をラツチし、かつ保持メ
モリ入力ハイウエイAHWから入力レジスタAIRに書き替え
るべき内容“12"をラツチする。そして、ライトイネー
ブル信号を▲▼にすることにより、保持メモ
リACM−２のアドレス“9"に、“12"が書き込まれる。後
半の出力ハイウエイ上の＃９タイムスロツトに、入力ハ
イウエイ上の＃12タイムスロツトのデータが交換接続さ
れることになる。次に、カウンタCTRが８〜15を計数し
ている期間には、保持メモリACM−１が書き込みモー
ド、ACM−２が読み出しモードとなる。このときには、
セレクタSEL−２は保持メモリ・アドレス入力レジスタA
IARの出力を選択し、セレクタSEL−３はカンウタCTRの
出力を選択する。カウンタCTRの値の８〜15がアドレス
レジスタAADR−２に順次ラツチされて、保持メモリACM
−２がアクセスされ、内容が読み出されて、通話路メモ
リSPMに送出されている間、必要に応じて保持メモリACM
−１の内容が書き替えられる。いま、アドレス“4"に内
容“11"を書き込む場合、保持メモリ・アドレス入力レ
ジスタAIARに“4"をラツチし、これをアドレスレジスタ
AADR−２に転送する。一方、保持メモリ入力ハイウエイ
AHWから入力レジスタAIRに書き替えたい内容“11"をラ
ツチし、ライトイネーブル信号を▲▼にする
ことにより、保持メモリACM−１のアドレス“4"には“1
1"が書き込まれる。
レーム中のある固定のタイムスロツトだけを交換に用い
ずに、保持メモリACMの内容変更のために用いたが、本
発明では、複数の保持メモリを設けることにより、一方
が読み出し動作を行つている期間中には、他方が書き込
み動作を行うようにして、全部のタイムスロツトで交換
ができるようにしている。時分割交換の作用としては、
入力データハイウエイ上の＃11タイムスロツトのデータ
を出力データハイウエイ上の＃４タイムスロツトに、ま
た入力データハイウエイ上の＃12タイムスロツトのデー
タを出力データハイウエイトの＃99タイムスロツトに、
それぞれ交換接続することになる。第２図では、１フレ
ームがカウンタ値15よりなり、そのうちの前半の０〜７
カウンタ値を保持メモリACM−１の読み出しモード、ACM
−２の書き込みモードとする。また、後半の８〜15カウ
ンタ値を保持メモリACM−１の書き込みモード、ACM−２
の読み出しモードとする。従つて、最初の０〜７をカウ
ンタが計数する期間では、セレクタSEL−２はカウンタC
TRの出力を選択して、保持メモリACM−１にアクセス
し、保持メモリACM−１にあらかじめ記憶してある内容
を読み出し、セレクタSEL−１を介して通話路メモリSPM
に送出する。一方、セレクタSEL−３は保持メモリアド
レス入力レジスタAIARの出力を選択して、保持メモリAC
M−２にアクセスし、必要に応じて内容を変更したいア
ドレスの値を書き込む。例えば、保持メモリACM−２に
“12"を書き込むときには、アドレスレジスタAADR−２
に書き替えるべきアドレス“9"をラツチし、かつ保持メ
モリ入力ハイウエイAHWから入力レジスタAIRに書き替え
るべき内容“12"をラツチする。そして、ライトイネー
ブル信号を▲▼にすることにより、保持メモ
リACM−２のアドレス“9"に、“12"が書き込まれる。後
半の出力ハイウエイ上の＃９タイムスロツトに、入力ハ
イウエイ上の＃12タイムスロツトのデータが交換接続さ
れることになる。次に、カウンタCTRが８〜15を計数し
ている期間には、保持メモリACM−１が書き込みモー
ド、ACM−２が読み出しモードとなる。このときには、
セレクタSEL−２は保持メモリ・アドレス入力レジスタA
IARの出力を選択し、セレクタSEL−３はカンウタCTRの
出力を選択する。カウンタCTRの値の８〜15がアドレス
レジスタAADR−２に順次ラツチされて、保持メモリACM
−２がアクセスされ、内容が読み出されて、通話路メモ
リSPMに送出されている間、必要に応じて保持メモリACM
−１の内容が書き替えられる。いま、アドレス“4"に内
容“11"を書き込む場合、保持メモリ・アドレス入力レ
ジスタAIARに“4"をラツチし、これをアドレスレジスタ
AADR−２に転送する。一方、保持メモリ入力ハイウエイ
AHWから入力レジスタAIRに書き替えたい内容“11"をラ
ツチし、ライトイネーブル信号を▲▼にする
ことにより、保持メモリACM−１のアドレス“4"には“1
1"が書き込まれる。
このように、本実施例においては、保持メモリACMへの
特別な書き込み用タイムスロツトを設けることなく、ま
た書き込み用タイムスロツトにおいて交換接続ができな
いということがなく、また特別に高速で保持メモリを動
作させることなく、１フレーム内にタイムスロツトの交
換ができない空タイムスロツトをなくすことができる。
従つて、従来に比べて低速で長いマージンをもつて、保
持メモリへの書き込みができ、かつ時分割通話路のスル
ープツトは拡大される。本発明で、超高速のデイジタル
信号を交換接続する高速デイジタル通話路に適用した場
合に適用すると、通話路の効率が格段に向上する。な
お、実施例では、保持メモリACMを２個設ける場合を説
明したが、一般にｎ個設けることができるのは勿論であ
る。
特別な書き込み用タイムスロツトを設けることなく、ま
た書き込み用タイムスロツトにおいて交換接続ができな
いということがなく、また特別に高速で保持メモリを動
作させることなく、１フレーム内にタイムスロツトの交
換ができない空タイムスロツトをなくすことができる。
従つて、従来に比べて低速で長いマージンをもつて、保
持メモリへの書き込みができ、かつ時分割通話路のスル
ープツトは拡大される。本発明で、超高速のデイジタル
信号を交換接続する高速デイジタル通話路に適用した場
合に適用すると、通話路の効率が格段に向上する。な
お、実施例では、保持メモリACMを２個設ける場合を説
明したが、一般にｎ個設けることができるのは勿論であ
る。
以上説明したように、本発明によれば、保持メモリを複
数設けることにより、１フレーム中に交換できないタイ
ムスロツトが生じなくなるため、通話路の効率を100％
に向上させることが可能となり、スループツトの拡大が
図れる。
数設けることにより、１フレーム中に交換できないタイ
ムスロツトが生じなくなるため、通話路の効率を100％
に向上させることが可能となり、スループツトの拡大が
図れる。
第１図は本発明の一実施例を示す時分割通話路の構成
図、第２図は第１図の動作タイムチヤート、第３図は従
来の時分割通話路の構成図、第４図は第３図の動作タイ
ムチヤートである。 IHW:入力データハイウエイ、OHW:出力データハイウエ
イ、SPM:通話路メモリ、SIR:通話路メモリ入力ハイウエ
イ、SADR:通話路メモリ・アドレスレジスタ、SEL−1,SE
L−2,SEL−3:セレクタ、AHW:保持メモリ入力ハイウエ
イ、ACM−1,ACM−2:保持メモリ、AADR−1,AADR−2:保持
メモリ・アドレスレジスタ、CTR:カウンタ、AAHW:保持
メモリ・アドレス入力ハイウエイ、AIAR:保持メモリ・
アドレス入力レジスタ。
図、第２図は第１図の動作タイムチヤート、第３図は従
来の時分割通話路の構成図、第４図は第３図の動作タイ
ムチヤートである。 IHW:入力データハイウエイ、OHW:出力データハイウエ
イ、SPM:通話路メモリ、SIR:通話路メモリ入力ハイウエ
イ、SADR:通話路メモリ・アドレスレジスタ、SEL−1,SE
L−2,SEL−3:セレクタ、AHW:保持メモリ入力ハイウエ
イ、ACM−1,ACM−2:保持メモリ、AADR−1,AADR−2:保持
メモリ・アドレスレジスタ、CTR:カウンタ、AAHW:保持
メモリ・アドレス入力ハイウエイ、AIAR:保持メモリ・
アドレス入力レジスタ。
Claims (1)
- 【請求項１】データを書き込み、かつ読み出す通話路メ
モリと、該通話路メモリへの書き込み順序を指示するカ
ウンタと、該通話路メモリからの読み出し順序を指示す
る保持メモリとを備えた時分割通話路において、Ｎタイ
ムスロットより構成される時分割通話路に対応する上記
保持メモリをｎ分割し、第１の保持メモリを第０タイム
スロット〜第〔（N/n）−１〕タイムスロットに、第２
の保持メモリを第（N/n）タイムスロット〜第〔（2N/
n）−１〕タイムスロットに、…、第ｎの保持メモリを
第〔（ｎ−１）N/n〕タイムスロット〜第（Ｎ−１）タ
イムスロットに対応させて、各保持メモリの読み出し
を、第０タイムスロット〜第〔（N/n）−１〕タイムス
ロットは第１の保持メモリ、…、第〔（ｎ−１）N/n〕
タイムスロット〜第（Ｎ−１）タイムスロットは第ｎの
保持メモリと順次行い、各保持メモリの内容の変更は、
上記による該保持メモリの読み出しを行っていないタイ
ムスロット時間に行うことを特徴とする時分割通話路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191781A JPH07121154B2 (ja) | 1985-08-30 | 1985-08-30 | 時分割通話路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60191781A JPH07121154B2 (ja) | 1985-08-30 | 1985-08-30 | 時分割通話路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6251898A JPS6251898A (ja) | 1987-03-06 |
| JPH07121154B2 true JPH07121154B2 (ja) | 1995-12-20 |
Family
ID=16280429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60191781A Expired - Fee Related JPH07121154B2 (ja) | 1985-08-30 | 1985-08-30 | 時分割通話路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07121154B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134595A (en) * | 1979-04-06 | 1980-10-20 | Nec Corp | Memory switch circuit |
-
1985
- 1985-08-30 JP JP60191781A patent/JPH07121154B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55134595A (en) * | 1979-04-06 | 1980-10-20 | Nec Corp | Memory switch circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6251898A (ja) | 1987-03-06 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |