JP2725700B2 - 時分割多元交換方式 - Google Patents
時分割多元交換方式Info
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- JP2725700B2 JP2725700B2 JP33602787A JP33602787A JP2725700B2 JP 2725700 B2 JP2725700 B2 JP 2725700B2 JP 33602787 A JP33602787 A JP 33602787A JP 33602787 A JP33602787 A JP 33602787A JP 2725700 B2 JP2725700 B2 JP 2725700B2
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は多元信号を交換する時分割交換方式に関する
ものである。 （従来の技術） 通信容量の単位である基本ベアラ速度の整数倍の容量
を一括した形で使用する多元信号を時間スイッチを用い
て交換するばあい、多元信号を多重化する複数の時分割
多重信号上の信号の順序が入力側と、出力側で一致して
いる必要がある。この問題を解決するため、従来は、入
出力ハイウェイ上の時分割多重信号のフレーム位相を合
せ、２面の通話路メモリを用いる方式が知られていた。
この従来技術により時間スイッチに関しては日経エレク
トロニクス誌1987年３月９日号96〜98ページに記載のも
のが知られている。 第５図は従来技術による時間スイッチの構成を示すブ
ロック図である。この時分割交換回路は、入力ハイウェ
イ301と、入力がハイウェイ301に接続されたデマルチプ
レクサ302と、データ入力DIがデマルチプレクサ302の第
１の出力に接続された第１の通話路メモリ304と、デー
タ入力DIがデマルチプレクサ302の第２の出力に接続さ
れた第２の通話路メモリ305と、第１の入力が通話路メ
モリ304のデータ出力DOに、第２の入力が通話路メモリ3
05のデータ出力DOに接続されたセレクタ306と、入力が
ハイウェイ301に接続されたフレーム検出回路309と、制
御入力がフレーム検出回路309の出力に接続され、最上
位ビット出力MSBがデマルチプレクサ302に、出力が通話
路メモリ304、305のライトアドレス入力WAに接続された
カウンタ310と、入力がカウンタ310の最上位ビット出力
MSBに接続され、出力がセレクタ306の制御入力に接続さ
れた反転回路311と、制御回路320と、データ入力DIとラ
イトアドレスWAとが制御回路320の出力に、リードアド
レス入力RAがカウンタ310の出力に接続され、データ出
力DOが通話メモリ304、305のリードアドレス入力RAに接
続された制御メモリ321とからなる。 第５図において、入力ハイウェイ301上のタイムスロ
ット２、３に多重化された多元通話信号（b,c）を出力
ハイウェイ308上のタイムスロット１、４に出力する場
合について説明する。第６図は第５図に示す時間スイッ
チの動作状態を示すタイムチャートである。 まず、全体の動作タイミングを司るカウンタ310は、
フレーム検出回路309により入力ハイウェイ上に多重化
された通話信号のフレームF1の先頭においてリセットさ
れる。このカウンタ310の出力をアドレスとして入力ハ
イウェイ上の通話信号b1、c1、b2、c2を通話路メモリ30
4のアドレス＃２、＃３、通話路メモリ305のアドレス＃
２、＃３にそれぞれ書き込む。 一方、入力ハイウェイ上のタイムスロット２、３に多
重化された多元通話信号（b,c）を出力ハイウェイ上の
タイムスロット１、４に出力するため、制御メモリ321
のアドレス＃１には２を、アドレス＃４には３を制御回
路320によりあらかじめ書込んでおく。 通話路メモリに書込まれている通話信号は、現在書込
みが行われている通話路メモリとは逆の通話メモリから
書込まれた次のフレームで制御メモリに応じ読み出され
る。すなわち、フレームF2のタイムスロット１、４では
それぞれ通話路メモリ304のアドレス＃２、＃３から通
話信号b1、c1が読み出される。 このようにして、全てのタイムスロットに多重化され
た通話信号を１フレーム分通話メモリに記憶した後、出
力することにより、通話信号b1、c1、b2、c2をその順序
を保ったまま出力ハイウェイのタイムスロット１、４に
出力することができる。 （発明が解決しようとする問題点） 第５図に示す従来技術による時間スイッチにおいて多
元信号の時間順序を保存しつつ交換する場合には、入出
力ハイウェイ間のフレーム位相を一致させておく必要が
ある。従って、時間ハイウェイ（Ｔ）と空間スイッチ
（Ｓ）を多段接続して構成するＴ−Ｓ−Ｔ交換機の様に
入出力ハイウェイのフレーム位相があらかじめ決まって
いる場合には、ファーストイン−ファーストアウト（FI
FO）メモリ等を使用したフレームアライナを用いて時間
スイッチの入出力ハイウェイのフレーム位相を合せてお
く必要があり、ハードウェアの増大を招いていた。 （問題点を解決するための手段） 本発明によれば、多元信号を交換する場合に、入力で
の多元信号の順序が出力フレーム内で保存されるように
多元入力信号の時間順に出力タイムスロットを割り当て
る時分割多元交換方式において、 ２フレーム分の通話路メモリと、１フレーム分の通話
路メモリへの書き込みアドレスを各タイムスロット毎に
フレーム周期で発生する書き込み制御部と、１フレーム
分の通話路メモリからの読み出しアドレスを各タイムス
ロット毎にフレーム周期で発生する読み出し制御部を持
ち、通話信号の書き込みはフレーム毎に前記書き込み制
御部から出力されるアドレスに従い２フレーム分の通話
路メモリを１フレーム分毎に交互に行ない、 多元入力信号の送信のために決められた多元入力信号
用タイムスロットを多元出力信号の送出のために決めら
れる多元出力用タイムスロットへ対応付けを行なう場合
に、 入力フレームを基準として、最初に現れる入力多元信
号用のタイムスロットと、最初に現れる出力多元信号用
のタイムスロットを対応させて交換を行なうように前記
書き込み制御部及び読みだし制御部から出力されるアド
レスを制御し、以下、入力多元信号のタイムスロットと
出力多元信号のタイムスロットをそれぞれの時間順序が
早いものから対応づけて信号の交換を行なうように前記
書き込み制御部及び読みだし制御部から出力されるアド
レスを制御し、 さらに、入力フレームにおいて入力時分割信号の書き込
みの行なわれていない側の通話路メモリから信号を読み
出すことを特徴とする時分割多元交換方式が得られる。 さらに本発明によれば、多元信号を交換する場合に、
入力での多元信号の順序が出力フレーム内で保存される
ように多元入力信号の時間順に出力タイムスロットを割
り当てる時分割多元交換方式において、 ２フレーム分の通話路メモリと、１フレーム分の通話
路メモリへの書き込みアドレスを各タイムスロット毎に
フレーム周期で発生する書き込み制御部と、１フレーム
分の通話路メモリからの読み出しアドレスを各タイムス
ロット毎にフレーム周期で発生する読み出し制御部を持
ち、通話信号の書き込みはフレーム毎に前記書き込み制
御部から出力されるアドレスに従い２フレーム分の通話
路メモリを１フレーム分毎に交互に行ない、 多元入力信号の送信のために決められた多元入力信号
用タイムスロットを多元出力信号の送出のために決めら
れる多元出力用タイムスロットへ対応付けを行なう場合
に、 出力フレームを基準として、最初に現れる出力多元信
号用のタイムスロットと、最初に現れる入力多元信号用
のタイムスロットを対応させて交換を行なうように前記
書き込み制御部及び読みだし制御部から出力されるアド
レスを制御し、以下、入力多元信号のタイムスロットと
出力多元信号のタイムスロットをそれぞれの時間順序が
早いものから対応づけて信号の交換を行なうように前記
書き込み制御部及び読みだし制御部から出力されるアド
レスを制御し、さらに、入力フレームにおいて入力時分
割信号の書き込みの行なわれていない側の通話路メモリ
から信号を読み出すことを特徴とする時分割多元交換方
式が得られる。 （作用） 本発明による時間スイッチにおいては、入出力間のフ
レーム位相が一致していない場合にも複数の信号間の時
間順序を保存するため、入力または出力時分割信号上
で、ハイウェイのフレーム位相とは別に、通話路メモリ
のフレーム位相に一致した仮想的なフレームを考え、そ
のなかで入出力間のタイムスロットの対応関係を与え
る。 これにより、時間スイッチは単に位相変換スイッチと
して動作するだけでなく、入出力ハイウェイ間のフレー
ム位相が異なる場合のフレームアライナとしても動作す
る。 （実施例） 以下に図を参照して本発明の時間スイッチを説明す
る。 第１図は本発明の第１の実施例を示すブロック図であ
る。第１図によれば、本発明の第１の実施例は、入力ハ
イウェイ101と、入力がハイウェイ101に接続されたデマ
ルチプレクサ102と、データ入力DIがデマルチプレクサ1
02の第１の出力に接続された第１の通話路メモリ104
と、データ入力DIがデマルチプレクサ102の第２の出力
に接続された第２の通話路メモリ105と、第１の入力が
通話路メモリ104のデータ出力DOに、第２の入力が通話
路メモリ105のデータ出力DOに接続されたセレクタ106
と、セレクタ106の出力に接続された出力ハイウェイ108
と、入力がハイウェイ101に接続されたフレーム検出回
路109と、制御入力がフレーム検出回路109の出力に接続
され、最上位ビット出力MSBがデマルチプレクサ102に、
出力が通話路メモリ104、105のライトアドレス入力WAに
接続されたカウンタ110と、入力がカウンタ110に最上位
ビット出力MSBに接続され、出力がセレクタ106の制御入
力に接続された反転回路111と、制御回路120と、カウン
タ112と、入力がカウンタ112の出力に、ラッチパルス入
力がフレーム検出回路109の出力に接続され、出力が制
御回路120の入力に接続されたラッチ113と、データ入力
DIとライトアドレスWAとが制御回路120の出力に、リー
ドアドレス入力RAがカウンタ112の出力に接続され、デ
ータ出力DOが通話メモリ104、105のリードアドレス入力
RAに接続された制御メモリ121とからなる。 第１図において、入力ハイウェイ101上のタイムスロ
ット２、３に多重化された多元通話信号（b,c）を出力
ハイウェイ108上のタイムスロット１、４に出力する場
合について説明する。第２図は第１図に示す時間スイッ
チの動作状態を示すタイムチャートである。この場合は
入出力間のフレーム位相が２タイムスロット分ずれてい
るものとする。さらに、この情報は、カウンタ112の出
力を入力フレームの先頭でラッチすることにより制御回
路120に与える。 まず、入力信号の書込みタイミングを司るカウンタ11
0は、フレーム検出回路109により入力ハイウェイ上に多
重化された通話信号のフレームFI1の先頭においてリセ
ットされる。このカウンタ110の出力をアドレスとして
入力ハイウェイ上の通話信号b1、c1、b2、c2を通話路メ
モリ104のアドレス＃２、＃３、通話路メモリ105のアド
レス＃２、＃３にそれぞれ書き込む。 一方、入力ハイウェイ上のタイムスロット２、３に多
重化された多元通話信号（b,c）を出力ハイウェイ上の
タイムスロット１、４に出力するためには、入出力間の
フレーム位相差２があるため、制御メモリ121のアドレ
ス＃３から順にみて入出力間のタイムスロットの対応を
つける必要がある。このため、本発明の第１の実施例で
は、接続すべき入出力タイムスロットを、入力側では、
入力フレームの先頭タイムスロットから番号順に、出力
側では、入力フレームの先頭タイムスロットと同位相の
出力タイムスロットから番号順に対応づける。従って、
接続すべき入力タイムスロット２、３と出力タイムスロ
ット１、４を対応づけるために、入力フレームの先頭か
ら番号順に見ると、最初に現れる接続すべき入力タイム
スロットである入力タイムスロット２の対応付けをす
る。この場合、入力フレームの先頭タイムスロットと同
位相にある出力フレームの出力タイムスロットは、出力
タイムスロット３である。従ってこの出力タイムスロッ
ト３から順番に見て、最初に現れる接続すべき出力タイ
ムスロットである出力タイムスロット４を入力タイムス
ロット２に対応づける。以下タイムスロットの番号順に
対応づけ、接続すべき入力タイムスロット３と出力タイ
ムスロット１が対応づけられる。このように、出力タイ
ムスロット４は入力タイムスロット２に、出力タイムス
ロット１は入力タイムスロット３に対応させるため、制
御メモリ121のアドレス＃４には２を、アドレス＃１に
は３を制御回路120によりあらかじめ書込んでおく。す
なわち、本願の第１の実施例では、多元入力信号の送信
のために決められた多元入力信号用タイムスロットを多
元出力信号の送出のために決められる多元出力用タイム
スロットへ対応付けを行なう場合に、 入力フレームを基準として、最初に現れる入力多元信
号用のタイムスロットと、最初に現れる出力多元信号用
のタイムスロットを対応させ、以下、入力多元信号のタ
イムスロットと出力多元信号のタイムスロットをそれぞ
れの時間順序が早いものから対応づけて信号の交換を行
なうものである。 通話路メモリに書込まれている通話信号は、現在書込
みが行われている通話路メモリとは逆の通話路メモリか
ら制御メモリ121の内容に応じ読み出される。この場
合、出力フレームの途中で通話路メモリが切替わる。こ
れにより、フレームFO1のタイムスロット１では通話路
メモリ105のアドレス＃３から１つ前のフレームの通話
信号c0が読み出され、タイムスロット４では通話路メモ
リ104のアドレス＃２から通話信号b1が読み出される。 このようにして、多元信号を構成する各信号はフレー
ムを越えて遅延する可能性があるものの、通話信号b1、
c1、b2、c2をその順序を保ったまま出力ハイウェイのタ
イムスロット１、４に出力することができる。 次に、本発明の第２の実施例について説明する。第３
図は本発明の第２の実施例を示すブロック図である。第
３図によれば、本発明の第２の実施例は、入力ハイウェ
イ401と、入力がハイウェイ401に接続されたデマルチプ
レクサ402と、データ入力DIがデマルチプレクサ402の第
１の出力に接続された第１の通話路メモリ404と、デー
タ入力DIがデマルチプレクサ402の第２の出力に接続さ
れた第２の通話路メモリ405と、第１の入力が通話路メ
モリ404のデータ出力DOに、第２の入力が通話路メモリ4
05のデータ出力DOに接続されたセレクタ406と、入力が
ハイウェイ401に接続されたフレーム検出回路409と、制
御入力がフレーム検出回路409の出力に接続されたカウ
ンタ410と、MSB出力がデマルチプレクサ402に接続さ
れ、出力が通話路メモリ404、405のライトアドレス入力
WAに接続されたカウンタ412と、入力がカウンタ412のMS
B出力に接続され、出力がセレクタ406の制御入力に接続
された反転回路411と、入力がカウンタ410の出力に、ラ
ッチパルス入力がカウンタ412の出力に接続されたラッ
チ413と、入力がラッチ413の出力に接続された制御回路
420と、データ入力DIとライトアドレスWAとが制御回路4
20の出力に、リードアドレス入力RAがカウンタ412の出
力に接続され、データ出力DOが通話メモリ404、405のリ
ードアドレス入力RAに接続された制御メモリ421とから
なる。 第３図において、入力ハイウェイ401上のタイムスロ
ット２、３に多重化された多元通話信号（b,c）を出力
ハイウェイ408上のタイムスロット１、４に出力する場
合について説明する。第４図は第１図に示す時間スイッ
チの動作状態を示すタイムチャートである。この場合は
入出力間のフレーム位相が２タイムスロット分ずれてい
るものとする。さらに、この情報は、カウンタ412の出
力を入力フレームの先頭でラッチすることにより制御回
路420に与える。 まず、入力信号の書込みタイミングを司るカウンタ41
0は、フレーム検出回路409により入力ハイウェイ上に多
重化された通話信号のフレームFI1の先頭においてリセ
ットされる。このカウンタ410の出力をアドレスとして
入力ハイウェイ上の通話信号を書込むが、フレームの途
中で通話路メモリの面が切替わるため、通話路メモリ10
4のアドレス＃２、＃３には１つ前のフレームのc0、
b1、通話路メモリ105のアドレス＃２、＃３にはc1、b2
がそれぞれ書込まれる。 一方、入力ハイウェイ上のタイムスロット２、３に多
重化された多元通話信号（b,c）を出力ハイウェイ上の
タイムスロット１、４に出力するには、入出力間のフレ
ーム位相差２があるため、制御メモリでは入力タイムス
ロット３から順にみて入出力間のタイムスロットの対応
をつける必要がある。このため、本発明の第２の実施例
では、接続すべき入出力タイムスロットを、入力側で
は、出力フレームの先頭タイムスロットと同位相の入力
タイムスロットから番号順に、出力側では、出力フレー
ムの先頭タイムスロットから番号順に対応づける。従っ
て、接続すべき入力タイムスロット２、３と出力タイム
スロット１、４を対応づけるために、出力フレームの先
頭から番号順に見ると、最初に現れる接続すべき出力タ
イムスロットである出力タイムスロット１の対応付けを
する。この場合、出力フレームの先頭タイムスロットと
同位相にある入力フレームの入力タイムスロットは、入
力タイムスロット３である。従ってこの出力タイムスロ
ット３から順番に見て、最初に現れる接続すべき入力タ
イムスロットである入力タイムスロット３を出力タイム
スロット１に対応づける。以下タイムスロットの番号順
に対応づけ、接続すべき出力タイムスロット４と入力タ
イムスロット２が対応づけられる。このように、出力タ
イムスロット１は入力タイムスロット３に、出力タイム
スロット４は入力タイムスロット２に対応させるため、
制御メモリ421のアドレス＃１には３を、アドレス＃４
には２を制御回路420によりあらかじめ書込んでおく。
すなわち、本願の第２の実施例では、多元入力信号の送
信のために決められた多元入力信号用タイムスロットを
多元出力信号の送出のために決められる多元出力用タイ
ムスロットへ対応付けを行なう場合に、 出力フレームを基準として、最初に現れる出力多元信
号用のタイムスロットと、最初に現れる入力多元信号用
のタイムスロットを対応させ、以下、入力多元信号のタ
イムスロットと出力多元信号のタイムスロットをそれぞ
れの時間順序が早いものから対応づけて信号の交換を行
なうものである。 通話路メモリに書込まれている通話信号は、現在書込
みが行われている通話路メモリとは逆の通話路メモリか
ら制御メモリ421の内容に応じ読み出される。これによ
り、フレームFO1のタイムスロット１では通話路メモリ4
04のアドレス＃３から１つ前のフレームの通話信号c0が
読み出され、タイムスロット４では通話路メモリ404の
アドレス＃２から通話信号b1が読み出される。 以下同様にして、通話信号c0、b1、c1、b2をその順序
を保ったまま出力ハイウェイのタイムスロット１、４に
出力することができる。 この以上２つの実施例ではシーケンシャル書込みラン
ダム読み出しの例で説明したが、ランダム書込みシーケ
ンシャル読み出しによっても同様の動作が得られる。 （発明の効果） 以上述べたように本発明によれば、入出力間にフレー
ム位相の差がある場合にも２フレーム分の通話路メモリ
により、時間順序を保存して多元信号の時分割交換を行
うことができる。
ものである。 （従来の技術） 通信容量の単位である基本ベアラ速度の整数倍の容量
を一括した形で使用する多元信号を時間スイッチを用い
て交換するばあい、多元信号を多重化する複数の時分割
多重信号上の信号の順序が入力側と、出力側で一致して
いる必要がある。この問題を解決するため、従来は、入
出力ハイウェイ上の時分割多重信号のフレーム位相を合
せ、２面の通話路メモリを用いる方式が知られていた。
この従来技術により時間スイッチに関しては日経エレク
トロニクス誌1987年３月９日号96〜98ページに記載のも
のが知られている。 第５図は従来技術による時間スイッチの構成を示すブ
ロック図である。この時分割交換回路は、入力ハイウェ
イ301と、入力がハイウェイ301に接続されたデマルチプ
レクサ302と、データ入力DIがデマルチプレクサ302の第
１の出力に接続された第１の通話路メモリ304と、デー
タ入力DIがデマルチプレクサ302の第２の出力に接続さ
れた第２の通話路メモリ305と、第１の入力が通話路メ
モリ304のデータ出力DOに、第２の入力が通話路メモリ3
05のデータ出力DOに接続されたセレクタ306と、入力が
ハイウェイ301に接続されたフレーム検出回路309と、制
御入力がフレーム検出回路309の出力に接続され、最上
位ビット出力MSBがデマルチプレクサ302に、出力が通話
路メモリ304、305のライトアドレス入力WAに接続された
カウンタ310と、入力がカウンタ310の最上位ビット出力
MSBに接続され、出力がセレクタ306の制御入力に接続さ
れた反転回路311と、制御回路320と、データ入力DIとラ
イトアドレスWAとが制御回路320の出力に、リードアド
レス入力RAがカウンタ310の出力に接続され、データ出
力DOが通話メモリ304、305のリードアドレス入力RAに接
続された制御メモリ321とからなる。 第５図において、入力ハイウェイ301上のタイムスロ
ット２、３に多重化された多元通話信号（b,c）を出力
ハイウェイ308上のタイムスロット１、４に出力する場
合について説明する。第６図は第５図に示す時間スイッ
チの動作状態を示すタイムチャートである。 まず、全体の動作タイミングを司るカウンタ310は、
フレーム検出回路309により入力ハイウェイ上に多重化
された通話信号のフレームF1の先頭においてリセットさ
れる。このカウンタ310の出力をアドレスとして入力ハ
イウェイ上の通話信号b1、c1、b2、c2を通話路メモリ30
4のアドレス＃２、＃３、通話路メモリ305のアドレス＃
２、＃３にそれぞれ書き込む。 一方、入力ハイウェイ上のタイムスロット２、３に多
重化された多元通話信号（b,c）を出力ハイウェイ上の
タイムスロット１、４に出力するため、制御メモリ321
のアドレス＃１には２を、アドレス＃４には３を制御回
路320によりあらかじめ書込んでおく。 通話路メモリに書込まれている通話信号は、現在書込
みが行われている通話路メモリとは逆の通話メモリから
書込まれた次のフレームで制御メモリに応じ読み出され
る。すなわち、フレームF2のタイムスロット１、４では
それぞれ通話路メモリ304のアドレス＃２、＃３から通
話信号b1、c1が読み出される。 このようにして、全てのタイムスロットに多重化され
た通話信号を１フレーム分通話メモリに記憶した後、出
力することにより、通話信号b1、c1、b2、c2をその順序
を保ったまま出力ハイウェイのタイムスロット１、４に
出力することができる。 （発明が解決しようとする問題点） 第５図に示す従来技術による時間スイッチにおいて多
元信号の時間順序を保存しつつ交換する場合には、入出
力ハイウェイ間のフレーム位相を一致させておく必要が
ある。従って、時間ハイウェイ（Ｔ）と空間スイッチ
（Ｓ）を多段接続して構成するＴ−Ｓ−Ｔ交換機の様に
入出力ハイウェイのフレーム位相があらかじめ決まって
いる場合には、ファーストイン−ファーストアウト（FI
FO）メモリ等を使用したフレームアライナを用いて時間
スイッチの入出力ハイウェイのフレーム位相を合せてお
く必要があり、ハードウェアの増大を招いていた。 （問題点を解決するための手段） 本発明によれば、多元信号を交換する場合に、入力で
の多元信号の順序が出力フレーム内で保存されるように
多元入力信号の時間順に出力タイムスロットを割り当て
る時分割多元交換方式において、 ２フレーム分の通話路メモリと、１フレーム分の通話
路メモリへの書き込みアドレスを各タイムスロット毎に
フレーム周期で発生する書き込み制御部と、１フレーム
分の通話路メモリからの読み出しアドレスを各タイムス
ロット毎にフレーム周期で発生する読み出し制御部を持
ち、通話信号の書き込みはフレーム毎に前記書き込み制
御部から出力されるアドレスに従い２フレーム分の通話
路メモリを１フレーム分毎に交互に行ない、 多元入力信号の送信のために決められた多元入力信号
用タイムスロットを多元出力信号の送出のために決めら
れる多元出力用タイムスロットへ対応付けを行なう場合
に、 入力フレームを基準として、最初に現れる入力多元信
号用のタイムスロットと、最初に現れる出力多元信号用
のタイムスロットを対応させて交換を行なうように前記
書き込み制御部及び読みだし制御部から出力されるアド
レスを制御し、以下、入力多元信号のタイムスロットと
出力多元信号のタイムスロットをそれぞれの時間順序が
早いものから対応づけて信号の交換を行なうように前記
書き込み制御部及び読みだし制御部から出力されるアド
レスを制御し、 さらに、入力フレームにおいて入力時分割信号の書き込
みの行なわれていない側の通話路メモリから信号を読み
出すことを特徴とする時分割多元交換方式が得られる。 さらに本発明によれば、多元信号を交換する場合に、
入力での多元信号の順序が出力フレーム内で保存される
ように多元入力信号の時間順に出力タイムスロットを割
り当てる時分割多元交換方式において、 ２フレーム分の通話路メモリと、１フレーム分の通話
路メモリへの書き込みアドレスを各タイムスロット毎に
フレーム周期で発生する書き込み制御部と、１フレーム
分の通話路メモリからの読み出しアドレスを各タイムス
ロット毎にフレーム周期で発生する読み出し制御部を持
ち、通話信号の書き込みはフレーム毎に前記書き込み制
御部から出力されるアドレスに従い２フレーム分の通話
路メモリを１フレーム分毎に交互に行ない、 多元入力信号の送信のために決められた多元入力信号
用タイムスロットを多元出力信号の送出のために決めら
れる多元出力用タイムスロットへ対応付けを行なう場合
に、 出力フレームを基準として、最初に現れる出力多元信
号用のタイムスロットと、最初に現れる入力多元信号用
のタイムスロットを対応させて交換を行なうように前記
書き込み制御部及び読みだし制御部から出力されるアド
レスを制御し、以下、入力多元信号のタイムスロットと
出力多元信号のタイムスロットをそれぞれの時間順序が
早いものから対応づけて信号の交換を行なうように前記
書き込み制御部及び読みだし制御部から出力されるアド
レスを制御し、さらに、入力フレームにおいて入力時分
割信号の書き込みの行なわれていない側の通話路メモリ
から信号を読み出すことを特徴とする時分割多元交換方
式が得られる。 （作用） 本発明による時間スイッチにおいては、入出力間のフ
レーム位相が一致していない場合にも複数の信号間の時
間順序を保存するため、入力または出力時分割信号上
で、ハイウェイのフレーム位相とは別に、通話路メモリ
のフレーム位相に一致した仮想的なフレームを考え、そ
のなかで入出力間のタイムスロットの対応関係を与え
る。 これにより、時間スイッチは単に位相変換スイッチと
して動作するだけでなく、入出力ハイウェイ間のフレー
ム位相が異なる場合のフレームアライナとしても動作す
る。 （実施例） 以下に図を参照して本発明の時間スイッチを説明す
る。 第１図は本発明の第１の実施例を示すブロック図であ
る。第１図によれば、本発明の第１の実施例は、入力ハ
イウェイ101と、入力がハイウェイ101に接続されたデマ
ルチプレクサ102と、データ入力DIがデマルチプレクサ1
02の第１の出力に接続された第１の通話路メモリ104
と、データ入力DIがデマルチプレクサ102の第２の出力
に接続された第２の通話路メモリ105と、第１の入力が
通話路メモリ104のデータ出力DOに、第２の入力が通話
路メモリ105のデータ出力DOに接続されたセレクタ106
と、セレクタ106の出力に接続された出力ハイウェイ108
と、入力がハイウェイ101に接続されたフレーム検出回
路109と、制御入力がフレーム検出回路109の出力に接続
され、最上位ビット出力MSBがデマルチプレクサ102に、
出力が通話路メモリ104、105のライトアドレス入力WAに
接続されたカウンタ110と、入力がカウンタ110に最上位
ビット出力MSBに接続され、出力がセレクタ106の制御入
力に接続された反転回路111と、制御回路120と、カウン
タ112と、入力がカウンタ112の出力に、ラッチパルス入
力がフレーム検出回路109の出力に接続され、出力が制
御回路120の入力に接続されたラッチ113と、データ入力
DIとライトアドレスWAとが制御回路120の出力に、リー
ドアドレス入力RAがカウンタ112の出力に接続され、デ
ータ出力DOが通話メモリ104、105のリードアドレス入力
RAに接続された制御メモリ121とからなる。 第１図において、入力ハイウェイ101上のタイムスロ
ット２、３に多重化された多元通話信号（b,c）を出力
ハイウェイ108上のタイムスロット１、４に出力する場
合について説明する。第２図は第１図に示す時間スイッ
チの動作状態を示すタイムチャートである。この場合は
入出力間のフレーム位相が２タイムスロット分ずれてい
るものとする。さらに、この情報は、カウンタ112の出
力を入力フレームの先頭でラッチすることにより制御回
路120に与える。 まず、入力信号の書込みタイミングを司るカウンタ11
0は、フレーム検出回路109により入力ハイウェイ上に多
重化された通話信号のフレームFI1の先頭においてリセ
ットされる。このカウンタ110の出力をアドレスとして
入力ハイウェイ上の通話信号b1、c1、b2、c2を通話路メ
モリ104のアドレス＃２、＃３、通話路メモリ105のアド
レス＃２、＃３にそれぞれ書き込む。 一方、入力ハイウェイ上のタイムスロット２、３に多
重化された多元通話信号（b,c）を出力ハイウェイ上の
タイムスロット１、４に出力するためには、入出力間の
フレーム位相差２があるため、制御メモリ121のアドレ
ス＃３から順にみて入出力間のタイムスロットの対応を
つける必要がある。このため、本発明の第１の実施例で
は、接続すべき入出力タイムスロットを、入力側では、
入力フレームの先頭タイムスロットから番号順に、出力
側では、入力フレームの先頭タイムスロットと同位相の
出力タイムスロットから番号順に対応づける。従って、
接続すべき入力タイムスロット２、３と出力タイムスロ
ット１、４を対応づけるために、入力フレームの先頭か
ら番号順に見ると、最初に現れる接続すべき入力タイム
スロットである入力タイムスロット２の対応付けをす
る。この場合、入力フレームの先頭タイムスロットと同
位相にある出力フレームの出力タイムスロットは、出力
タイムスロット３である。従ってこの出力タイムスロッ
ト３から順番に見て、最初に現れる接続すべき出力タイ
ムスロットである出力タイムスロット４を入力タイムス
ロット２に対応づける。以下タイムスロットの番号順に
対応づけ、接続すべき入力タイムスロット３と出力タイ
ムスロット１が対応づけられる。このように、出力タイ
ムスロット４は入力タイムスロット２に、出力タイムス
ロット１は入力タイムスロット３に対応させるため、制
御メモリ121のアドレス＃４には２を、アドレス＃１に
は３を制御回路120によりあらかじめ書込んでおく。す
なわち、本願の第１の実施例では、多元入力信号の送信
のために決められた多元入力信号用タイムスロットを多
元出力信号の送出のために決められる多元出力用タイム
スロットへ対応付けを行なう場合に、 入力フレームを基準として、最初に現れる入力多元信
号用のタイムスロットと、最初に現れる出力多元信号用
のタイムスロットを対応させ、以下、入力多元信号のタ
イムスロットと出力多元信号のタイムスロットをそれぞ
れの時間順序が早いものから対応づけて信号の交換を行
なうものである。 通話路メモリに書込まれている通話信号は、現在書込
みが行われている通話路メモリとは逆の通話路メモリか
ら制御メモリ121の内容に応じ読み出される。この場
合、出力フレームの途中で通話路メモリが切替わる。こ
れにより、フレームFO1のタイムスロット１では通話路
メモリ105のアドレス＃３から１つ前のフレームの通話
信号c0が読み出され、タイムスロット４では通話路メモ
リ104のアドレス＃２から通話信号b1が読み出される。 このようにして、多元信号を構成する各信号はフレー
ムを越えて遅延する可能性があるものの、通話信号b1、
c1、b2、c2をその順序を保ったまま出力ハイウェイのタ
イムスロット１、４に出力することができる。 次に、本発明の第２の実施例について説明する。第３
図は本発明の第２の実施例を示すブロック図である。第
３図によれば、本発明の第２の実施例は、入力ハイウェ
イ401と、入力がハイウェイ401に接続されたデマルチプ
レクサ402と、データ入力DIがデマルチプレクサ402の第
１の出力に接続された第１の通話路メモリ404と、デー
タ入力DIがデマルチプレクサ402の第２の出力に接続さ
れた第２の通話路メモリ405と、第１の入力が通話路メ
モリ404のデータ出力DOに、第２の入力が通話路メモリ4
05のデータ出力DOに接続されたセレクタ406と、入力が
ハイウェイ401に接続されたフレーム検出回路409と、制
御入力がフレーム検出回路409の出力に接続されたカウ
ンタ410と、MSB出力がデマルチプレクサ402に接続さ
れ、出力が通話路メモリ404、405のライトアドレス入力
WAに接続されたカウンタ412と、入力がカウンタ412のMS
B出力に接続され、出力がセレクタ406の制御入力に接続
された反転回路411と、入力がカウンタ410の出力に、ラ
ッチパルス入力がカウンタ412の出力に接続されたラッ
チ413と、入力がラッチ413の出力に接続された制御回路
420と、データ入力DIとライトアドレスWAとが制御回路4
20の出力に、リードアドレス入力RAがカウンタ412の出
力に接続され、データ出力DOが通話メモリ404、405のリ
ードアドレス入力RAに接続された制御メモリ421とから
なる。 第３図において、入力ハイウェイ401上のタイムスロ
ット２、３に多重化された多元通話信号（b,c）を出力
ハイウェイ408上のタイムスロット１、４に出力する場
合について説明する。第４図は第１図に示す時間スイッ
チの動作状態を示すタイムチャートである。この場合は
入出力間のフレーム位相が２タイムスロット分ずれてい
るものとする。さらに、この情報は、カウンタ412の出
力を入力フレームの先頭でラッチすることにより制御回
路420に与える。 まず、入力信号の書込みタイミングを司るカウンタ41
0は、フレーム検出回路409により入力ハイウェイ上に多
重化された通話信号のフレームFI1の先頭においてリセ
ットされる。このカウンタ410の出力をアドレスとして
入力ハイウェイ上の通話信号を書込むが、フレームの途
中で通話路メモリの面が切替わるため、通話路メモリ10
4のアドレス＃２、＃３には１つ前のフレームのc0、
b1、通話路メモリ105のアドレス＃２、＃３にはc1、b2
がそれぞれ書込まれる。 一方、入力ハイウェイ上のタイムスロット２、３に多
重化された多元通話信号（b,c）を出力ハイウェイ上の
タイムスロット１、４に出力するには、入出力間のフレ
ーム位相差２があるため、制御メモリでは入力タイムス
ロット３から順にみて入出力間のタイムスロットの対応
をつける必要がある。このため、本発明の第２の実施例
では、接続すべき入出力タイムスロットを、入力側で
は、出力フレームの先頭タイムスロットと同位相の入力
タイムスロットから番号順に、出力側では、出力フレー
ムの先頭タイムスロットから番号順に対応づける。従っ
て、接続すべき入力タイムスロット２、３と出力タイム
スロット１、４を対応づけるために、出力フレームの先
頭から番号順に見ると、最初に現れる接続すべき出力タ
イムスロットである出力タイムスロット１の対応付けを
する。この場合、出力フレームの先頭タイムスロットと
同位相にある入力フレームの入力タイムスロットは、入
力タイムスロット３である。従ってこの出力タイムスロ
ット３から順番に見て、最初に現れる接続すべき入力タ
イムスロットである入力タイムスロット３を出力タイム
スロット１に対応づける。以下タイムスロットの番号順
に対応づけ、接続すべき出力タイムスロット４と入力タ
イムスロット２が対応づけられる。このように、出力タ
イムスロット１は入力タイムスロット３に、出力タイム
スロット４は入力タイムスロット２に対応させるため、
制御メモリ421のアドレス＃１には３を、アドレス＃４
には２を制御回路420によりあらかじめ書込んでおく。
すなわち、本願の第２の実施例では、多元入力信号の送
信のために決められた多元入力信号用タイムスロットを
多元出力信号の送出のために決められる多元出力用タイ
ムスロットへ対応付けを行なう場合に、 出力フレームを基準として、最初に現れる出力多元信
号用のタイムスロットと、最初に現れる入力多元信号用
のタイムスロットを対応させ、以下、入力多元信号のタ
イムスロットと出力多元信号のタイムスロットをそれぞ
れの時間順序が早いものから対応づけて信号の交換を行
なうものである。 通話路メモリに書込まれている通話信号は、現在書込
みが行われている通話路メモリとは逆の通話路メモリか
ら制御メモリ421の内容に応じ読み出される。これによ
り、フレームFO1のタイムスロット１では通話路メモリ4
04のアドレス＃３から１つ前のフレームの通話信号c0が
読み出され、タイムスロット４では通話路メモリ404の
アドレス＃２から通話信号b1が読み出される。 以下同様にして、通話信号c0、b1、c1、b2をその順序
を保ったまま出力ハイウェイのタイムスロット１、４に
出力することができる。 この以上２つの実施例ではシーケンシャル書込みラン
ダム読み出しの例で説明したが、ランダム書込みシーケ
ンシャル読み出しによっても同様の動作が得られる。 （発明の効果） 以上述べたように本発明によれば、入出力間にフレー
ム位相の差がある場合にも２フレーム分の通話路メモリ
により、時間順序を保存して多元信号の時分割交換を行
うことができる。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図に示す実施例の動作状態を示すタイムチャー
ト、第３図は本発明の第１の実施例を示すブロック図、
第４図は第３図に示す実施例の動作状態を示すタイムチ
ャート、第５図は従来技術による時間スイッチの構成を
示すブロック図、第６図は第５図に示す時間スイッチの
動作状態を示すタイムチャートである。 図において、102、302、402はデマルチプレクサ、104、
105、304、305、404、405は通話路メモリ、106、306、4
06はセレクタ、121、321、421は制御メモリをそれぞれ
示す。
図は第１図に示す実施例の動作状態を示すタイムチャー
ト、第３図は本発明の第１の実施例を示すブロック図、
第４図は第３図に示す実施例の動作状態を示すタイムチ
ャート、第５図は従来技術による時間スイッチの構成を
示すブロック図、第６図は第５図に示す時間スイッチの
動作状態を示すタイムチャートである。 図において、102、302、402はデマルチプレクサ、104、
105、304、305、404、405は通話路メモリ、106、306、4
06はセレクタ、121、321、421は制御メモリをそれぞれ
示す。
フロントページの続き
(56)参考文献 特開 昭62−194797（ＪＰ，Ａ)
特開 昭62−105597（ＪＰ，Ａ)
特開 昭59−39192（ＪＰ，Ａ)
特開 昭53−65603（ＪＰ，Ａ)
特開 昭52−55403（ＪＰ，Ａ)
特公 昭52−21844（ＪＰ，Ｂ２)
「電子通信学会技術研究報告」 ＳＥ
80−34 Ｐ．57−63 （1980．５．23)
「電子通信学会技術研究報告」 ＳＥ
85−122 Ｐ．55−60 （1985．11．15)
Claims (1)
- (57)【特許請求の範囲】 １．多元信号を交換する場合に、入力での多元信号の順
序が出力フレーム内で保存されるように多元入力信号の
時間順に出力タイムスロットを割り当てる時分割多元交
換方式において、 ２フレーム分の通話路メモリと、１フレーム分の通話路
メモリへの書き込みアドレスを各タイムスロット毎にフ
レーム周期で発生する書き込み制御部と、１フレーム分
の通話路メモリからの読み出しアドレスを各タイムスロ
ット毎にフレーム周期で発生する読み出し制御部を持
ち、通話信号の書き込みはフレーム毎に前記書き込み制
御部から出力されるアドレスに従い２フレーム分の通話
路メモリを１フレーム分毎に交互に行ない、 多元入力信号の送信のために決められた多元入力信号用
タイムスロットを多元出力信号の送出のために決められ
る多元出力用タイムスロットへ対応付けを行なう場合
に、 入力フレームを基準として、最初に現れる入力多元信号
用のタイムスロットと、最初に現れる出力多元信号用の
タイムスロットを対応させて交換を行なうように前記書
き込み制御部及び読みだし制御部から出力されるアドレ
スを制御し、以下、入力多元信号のタイムスロットと出
力多元信号のタイムスロットをそれぞれの時間順序が早
いものから対応づけて信号の交換を行なうように前記書
き込み制御部及び読みだし制御部から出力されるアドレ
スを制御し、さらに、入力フレームにおいて入力時分割
信号の書き込みの行なわれていない側の通話路メモリか
ら信号を読み出すことを特徴とする時分割多元交換方
式。 ２．多元信号を交換する場合に、入力での多元信号の順
序が出力フレーム内で保存されるように多元入力信号の
時間順に出力タイムスロットを割り当てる時分割多元交
換方式において、 ２フレーム分の通話路メモリと、１フレーム分の通話路
メモリへの書き込みアドレスを各タイムスロット毎にフ
レーム周期で発生する書き込み制御部と、１フレーム分
の通話路メモリからの読み出しアドレスを各タイムスロ
ット毎にフレーム周期で発生する読み出し制御部を持
ち、通話信号の書き込みはフレーム毎に前記書き込み制
御部から出力されるアドレスに従い２フレーム分の通話
路メモリを１フレーム分毎に交互に行ない、 多元入力信号の送信のために決められた多元入力信号用
タイムスロットを多元出力信号の送出のために決められ
る多元出力用タイムスロットへ対応付けを行なう場合
に、 出力フレームを基準として、最初に現れる出力多元信号
用のタイムスロットと、最初に現れる入力多元信号用の
タイムスロットを対応させて交換を行なうように前記書
き込み制御部及び読みだし制御部から出力されるアドレ
スを制御し、以下、出力多元信号のタイムスロットと入
力多元信号のタイムスロットをそれぞれの時間順序が早
いものから対応づけて信号の交換を行なうように前記書
き込み制御部及び読みだし制御部から出力されるアドレ
スを制御し、さらに、入力フレームにおいて入力時分割
信号の書き込みの行なわれていない側の通話路メモリか
ら信号を読み出すことを特徴とする時分割多元交換方
式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33602787A JP2725700B2 (ja) | 1987-12-29 | 1987-12-29 | 時分割多元交換方式 |
| CA000587153A CA1311818C (en) | 1987-12-29 | 1988-12-28 | Time division switching for multi-channel calls using two time switch memories acting as a frame aligner |
| DE3850485T DE3850485T2 (de) | 1987-12-29 | 1988-12-29 | Zeitmultiplexvermittlung für Mehrkanal-Verbindungen, welche zwei Zeitvermittlungsspeicher als Rahmenausgleicher verwendet. |
| US07/291,673 US4941141A (en) | 1987-12-29 | 1988-12-29 | Time division switching for multi-channel calls using two time switch memories acting as a frame aligner |
| EP88312385A EP0323248B1 (en) | 1987-12-29 | 1988-12-29 | Time division switching for multi-channel calls using two time switch memories acting as a frame aligner |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33602787A JP2725700B2 (ja) | 1987-12-29 | 1987-12-29 | 時分割多元交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01176141A JPH01176141A (ja) | 1989-07-12 |
| JP2725700B2 true JP2725700B2 (ja) | 1998-03-11 |
Family
ID=18294942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33602787A Expired - Lifetime JP2725700B2 (ja) | 1987-12-29 | 1987-12-29 | 時分割多元交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725700B2 (ja) |
-
1987
- 1987-12-29 JP JP33602787A patent/JP2725700B2/ja not_active Expired - Lifetime
Non-Patent Citations (2)
| Title |
|---|
| 「電子通信学会技術研究報告」 ＳＥ８０−３４ Ｐ．５７−６３ （１９８０．５．２３） |
| 「電子通信学会技術研究報告」 ＳＥ８５−１２２ Ｐ．５５−６０ （１９８５．１１．１５） |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01176141A (ja) | 1989-07-12 |
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