JPH0278399A

JPH0278399A - 時間スイッチ回路

Info

Publication number: JPH0278399A
Application number: JP15358989A
Authority: JP
Inventors: Keiichi Furukawa; 圭一古川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-06-17
Filing date: 1989-06-17
Publication date: 1990-03-19

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕各タイムスロット毎にマルチフレーム位相を異にするマ
ルチフレームにおけるタイムスロットの入れ換えを行な
う時間スイッチ回路に関し、タイムスロット毎にマルチ
フレーム位相の異なる入力データのマルチフレーム位相
を揃え、且つ、時間スイッチ機能を実現するためのタイ
ムスロットの交換を行なうハードウェアを簡素化し、且
つ、処理時間を短縮化することを目的とし、各タイムス
ロット毎にマルチフレーム位相を異にするマルチフレー
ムからなるデータを入力してタイムスロットの入れ換え
を行なって出力するデータ・バッファ手段と、予め設定
されたタイムスロットの入れ換えの情報に従って前記タ
イムスロットの入れ換えを制御するタイムスロット・ア
ドレス変換手段とを有してなる時間スイッチ回路におい
て、前記各タイムスロット毎のマルチフレーム位相を検
出するマルチフレーム位相検出手段と、前記タイムスロ
ット・アドレス変換手段における前記タイムスロットの
入れ換えの制御の際に、前記各タイムスロットのマルチ
フレーム位相を揃えるようなタイムスロットの入れ換え
をも同時に行なわしめるように制御するマルチフレーム
位相アドレス変換手段とを有してなるように構成する。

〔産業上の利用分野］本発明は、各タイムスロット毎にマルチフレーム位相を
異にするマルチフレームにおけるタイムスロットの入れ
換えを行なう時間スイッチ回路に関する。

第１７図は、時分割多重装置における一般的な時間スイ
ッチ回路の動作を説明するための図である。

第１７図において、ＴＩ、Ｔ２は端局であって、端局Ｔ
１に対しては時分割多重化されたフレーム構成°のデー
タのタイムスロットＴＳＩが、そして、端局Ｔ２に対し
てはタイムスロットＴＳ２が割り当てられている。

これら端局Ｔ１およびＴ２の間においてデータのやりと
りを行なうには、時分割多重装置において上記タイムス
ロットＴＳＩとＴＳ２との入れ換えを行なう必要がある
。この入れ換えが時間スイッチ回路によって行なわれる
。

ところで、上記の時分割多重化されたフレーム構成のデ
ータ内において、１つのタイムスロット内において、さ
らにフレームを構成することによって、低速のデータを
多重化してマルチフレームを構成する場合がある。しか
し、一般に、そのマルチフレームの位相は各タイムスロ
ットで一致しているとは限らない。

各タイムスロット毎にマルチフレーム位相を異にするマ
ルチフレームの例は、第１８図に示されている。

第１８図には、各フレームがＴＳＩからＴＳｎまでのｎ
個のタイムスロットから構成され、このようなフレーム
２０個から１つのマルチフレームが構成されるものが示
されている。

第１８図において矢印はデータの伝送される順序を示し
、（ＴＳ　ｉ）、のｌはタイムスロットを示し１．は、
各タイムスロットにおいてマルチフレームを構成するフ
レームの順序を示す。

各タイムスロットは、それぞれ、本発明に係わる時間ス
イッチ回路を用いてデータ交換を行なう個々の端局、装
置、あるいは、ユニットに対して割り当てられたもので
ある。ところで、一般に、各タイムスロットを割り当て
られた、それぞれの端局、装置、あるいは、ユニットに
おいては、マルチフレーム内におけるフレームの順序の
取り方が異なる。

例えば、第１８図の例においては、マルチフレーム内の
各タイムスロットｉにおいてフレームの順序、は、それ
ぞれ循環的であるが、１番目のフレームの位置が異なっ
ている。すなわち、各タイムスロットｉにおいてマルチ
フレーム位相が異なっている。

そのため、時間スイッチ回路においてタイムスロットの
入れ換えを行なう際には上記のように各タイムスロット
毎に異なるマルチフレーム位相を揃える必要がある。

〔従来の技術、および発明が解決しようとする課題］第１９図は、マルチフレーム多重化されたデータのタイ
ムスロットの入れ換えを行なう時間スイッチ回路を使用
する情報処理システムの構成例を示すものである。

第１９図において、１００はシステムバス、１０１は伝
送路、１０２は伝送路インターフェイス・ユニット、１
０３は端末インターフェイス・ユニット、１０４は通信
端末装置、１０５は本発明に係わる時間スイッチ回路ユ
ニット、そして、１０６はデータ処理ユニットである。

システムバス１００には、伝送路インターフェイス・ユ
ニッ）１０２を介して伝送路１０１が、端末インターフ
ェイス・ユニットｌＯ３を回路を介して通信端末装置１
０４が、そして、本発明に係わる時間スイッチ回路ユニ
ッ）１０５、および、その他のデータ処理ユニットが接
続されている。

システムバス１００の使用は、該システムバス１００に
接続される各ユニットによって時分割に行なわれ、各ユ
ニットに対して所定のタイムスロットが割り当てられて
いる。すなわち、各ユニットは、それぞれに割り当てら
れたタイムスロットに対応する周期的層タイミングで、
該システムバス１００上にデータを送出し、あるいは、
該システムバス１００上のデータを受信することができ
る。

第２０図は、上記の第１９図に示された時間スイッチ回
路ユニット１０５の従来の例の全体構成を示すものであ
る。

第２０図において、１００は前述のシステムバス、２０
０は多重／分離ハスインターフェイス回路、２１０は受
信部、２２０はマルチフレーム位相アライン部、２３０
は時間スイッヂ部、２４０は送信部である。

多重／分離バスインターフェイス回路２００はシステム
バス１００上の時分割多重化されたデータ、すなわち、
前述のように、該システムバス１００に接続された各ユ
ニットに割り当てられたタイムスロットから構成された
データを入力して、これを分離して、シリアルに受信部
２１０に供給し、また、送信部２４０から出力されたデ
ータを該送信部２４０から指定されたタイムスロットに
挿入して多重化されたデータとしてシステムバス１００
上に送出する。

受信部２１０は、上記多重／分離バスインターフェイス
回路２００から供給された各タイムスロットのデータの
うち、予め指定されたものを受信して新たなマルチフレ
ーム構成にしてマルチフレーム位相アライン部２２０に
供給する。

マルチフレーム位相アライン部２２０においては、上記
受信部２１０からのマルチフレームデータの各タイムス
ロットにおけるマルチフレーム位相を検出して、各タイ
ムスロットにおけるマルチフレーム位相を揃える。

時間スイッチ部２３０においては、上記のようにマルチ
フレーム位相を揃えられたマルチフレームデータ内のタ
イムスロット同士を、予め指定された所定の組合せで交
換する。

そして、送信部２４０より、上記のマルチフレーム位相
を揃えられ、タイムスロット同士を予め指定された所定
の組合せで交換されたデータの各タイムスロットを、予
め指定された（システムバス１００上の）所定のタイム
スロットに挿入されるようなタイミングで、多重／分離
バスインターフェイス回路２００に供給する。

こうして、第２０図の時間スイッチ回路ユニットにより
、システムバス１００上のタイムスロツト同士を交換し
て、該システムバス１００に接続されるユニット同士の
間で通信を行なうことができる。

ところで、上記の受信部２１０は、ダブルバッファ構成
の受信データメモリ２１１、受信タイミング発生ＲＡＭ
２１２、および、カウンタ２１３からなる。

ダブルバッファ構成の受信データメモリ２１１のそれぞ
れのメモリにおいては、■マルチフレームのデータ毎に
交互に書き込み、および読み出しが行なわれる。

受信タイミング発生ＲＡＭ２　Ｌ　２は、前記システム
バス１００上の全タイムスロットに対応するアドレスを
有し、該アドレスの各々には、それぞれ対応するタイム
スロットのデータを受信するか否かの情報と、受信する
場合には、その情報を受信データメモリの、どのアドレ
スに書き込むかを示す書き込みアドレスとが、予め、図
示しない制御部によって書き込まれている。そして、該
受信タイミング発生ＲＡＭ２１２の上記システムバス１
００上の全タイムスロットに対応するアドレスの内容は
カウンタ２１３の出力によって順に読み出され、上記の
受信するか否かの情報によって受信データメモリ２１１
および多重／分離バスインターフェイス回路２００を制
御して、該多重／分離バスインターフェイス回路２００
から出力された受信すべきタイムスロットのデータを、
該受信タイミング発生ＲＡＭ２１２の上記書き込みアド
レスに書き込む。

また、ダブルバッファ構成の受信データメモリ２１１の
一方のメモリが書き込み中の間は、他方のメモリからは
、図示しないカウンタが発生するアドレスによって、先
に書き込まれた１マルチフレームのデータが順に読み出
されて、マルチフレーム位相アライン部２２０に供給さ
れる。この読み出されたデータは、上記の受信されたタ
イムスロットのデータのみからなるマルチフレームの構
成を有している。

送信部２４０の構成も、上記の受信部２１０の構成とほ
ぼ同様であって、ダブルバッフ１構成の送信データメモ
リ２４１、送信タイミング発生ＲＡＭ２４２、および、
カウンタ２４３からなる。

ダブルバッファ構成の送信データメモリ２４１のそれぞ
れのメモリにおいても、■マルチフレームのデータ毎に
交互に書き込み、および読み出しが行なわれる。

送信データメモリ２４１へのデータの書き込みは、図示
しないカウンタが発生ずるアドレスによって、行なわれ
、後述する時間スイッチ部２３１から出力されたマルチ
フレームデータが、上記のアドレスに順に書き込まれる
。

また、ダブルバッファ構成の送信データメモリ２４１の
一方のメモリが書き込み中の間は、他方のメモリからは
、以下に述べるように、送信タイミング発生ＲＡＭ２４
２が発生するタイミング信号とアドレスに応じてデータ
が読み出され、多重／分離インターフェイス回路２００
を介してシステムバス１００上に送出される。

送信タイミング発生ＲＡＭ２４２もまた、前記システム
バス１００上の全タイムスロットに対応するアドレスを
有し、該アドレスの各々には、それぞれ対応するタイム
スロットにデータを送信（挿入）するか否かの情報と、
送信する場合には、その情報を送信データメモリの、ど
のアドレスから読み出すかを示す読み出しアドレスとが
、予め、前記図示しない制御部によって書き込まれてい
る。

そして、該送信タイミング発生ＲＡＭ２４２の上記シス
テムバス１００上の全タイムスロットに対応するアドレ
スの内容はカウンタ２４３の出力によって順に読み出さ
れ、上記の送信するか否かの情報によって送信データメ
モリ２４１および多重／分離バスインターフェイス回路
２００を制御して、該送信データメモリ２４１の上記読
み出しアドレスから読み出されたタイムスロットのデー
タは、多重／分離バスインターフェイス回路２００にお
いて、対応する（送信すべき）タイムスロットに挿入さ
れてシステムバス１００上に送出される。

第２１図は、第２０図の構成における、マルチフレーム
位相アライン部２２０および時間スイッチ部２３０の従
来の構成例を示すものである。

第２１図において、１１および１２はデータ・メモリ、
２２．２３および２４はセレクタ、２０はカウンタ、２
１はアドレス・コントロール・メモリ、２２２は多重同
期回路、２２１はフレーム・アライナである。

データ・メモリｌｌとセレクタ２２とからなる構成、お
よびデータ・メモリ１２とセレクタ２３とからなる構成
は、それぞれ交互にデータの書き込み動作と読み出し動
作とを行なうために設けられ、ダブルバッファ構成を成
している。

カウンタ２０は書き込み側として選択された方のデータ
・メモリ１１または１２に対して、セレクタ２２または
２３を介して、入力データの書き込みアドレスを印加す
る。すなわち、カウンタ出力を用いることにより、入力
データの書き込みアドレスはインクリメンタルなものと
なる。

アドレス・コントロール・メモリ２１は、例えば、ＲＡ
Ｍによって構成され、時間スイッチ回路においてタイム
スロットの入れ換えを行なうためにデータ・メモリの読
み出しアドレスの変換を行なうためのテーブルを形成す
る。該アドレス・コントロール・メモリ２１は、読み出
し側として選択された方のデータ・メモリ１１または１
２に対して、セレクタ２２または２３を介して、出力デ
ータの読み出しアドレスを印加する。すなわち、データ
の書き込みアドレスのうち、タイムスロットの入れ換え
に対応するもの同士を入れ換えて、読み出しアドレスと
することにより、マルチフレーム構成のデータのタイム
スロットの入れ換えを行なう。

ところで、以上の構成は、各タイムスロット毎にマルチ
フレーム位相が異なることを考慮していない、−船釣な
時間スイッチ回路の構成である。

さて、タイムスロット毎にマルチフレーム位相が異なる
ことを考慮して、従来は、第２１図に示されるように、
多重同期回路２２２を設けて、入力されたデータのマル
チフレーム位相を各タイムスロットについて検出する。

第２２Ａ図および第２２Ｂ図は、第１８図に示された、
タイムスロット毎にマルチフレーム位相が異なるマルチ
フレーム多重化されたデータにおける、タイムスロット
１のデータとタイムスロット２のデータとの構成例を示
すものである。すなわち、第２２Ａ図および第２２Ｂ図
は、第１８図のマルチフレーム構成における第１および
第２のタイムスロット、（ＴＳ　ｌ　）　＋、（ＴＳ　
１　）　ｔ、　（ＴＳｌ）、・・・　（ＴＳ　１　）　
ｌｌＢ＋　　（ＴＳ　１　）　ＩＩ（ＴＳＩ）ｇｏ、お
よび（ＴＳ２）４．（ＴＳ２）ｓ。

（ＴＳ２）、、・・・　（ＴＳ　２　）　Ｂ＋　（Ｔ’
ｓ　２　）　ｚ。

（ＴＳ２）３を示す。

この例では、それぞれ８ビツトからなる各タイムスロッ
トの先頭ビットが同期ビットパターンを示しており、こ
の先頭ビットの同期ビットパターンによりマルチフレー
ム位相が検出される０例えば、第１８図や第２２Ａ図お
よび第２２Ｂ図に示されるようにマルチフレーム位相が
循環的なものである場合、該先頭ビットの同期ビットパ
ターン（Ｆ＋、Ｆｇ、Ｆｓ、・・・Ｆ　ＩＩ＋　Ｆ　１
９＋　Ｆ　Ｒｏ）を（０゜１．１．・・・１，１．１）
とすると、各タイムスロットにおいて各フレームの先頭
ビットの（０）を検出することにより、マルチフレーム
位相が検出される。

フレーム・アライナ２２１においては、各タイムスロッ
ト毎に異なるマルチフレーム位相をもって入力したデー
タに対して、前記の検出したマルチフレーム位相に基づ
いて、全てのタイムスロットについてマルチフレーム位
相が同一となるように揃える。すなわち、各タイムスロ
ットにおいてフレーム間でデータの入れ換えを行なう。

フレーム・アライナ２２１においては、上記のようなデ
ータの入れ換えの動作を行なうために、例えば、前述の
一般的な時間スイッチ部２３０と同様に、ダブルバッフ
ァ構成のデータ・メモリ、アドレス・コントロール・メ
モリ、およびセレクタ等からなる構成を必要とし、さら
に、１つのマルチフレーム内の全てのタイムスロットに
ついてマルチフレーム位相を揃えるために、該フレーム
・アライナ２２１において最大１マルチフレ一ム分の遅
延時間を生ずる。

このように、従来の、タイムスロット毎にマルチフレー
ム位相が異なることを考慮した時間スイッチ回路におい
ては、タイムスロット毎に異なるマルチフレーム位相を
揃えるためにハードウェア量が大きくなり、且つ、大き
な遅延を生ずるという問題があった。

さらに、第２０図の時間スイッチ回路ユニット全体とし
て見ると、受信部２１０、上記マルチフレーム位相アラ
イン部２２０、時間スイッチ部２３０、そして、送信部
２４０のそれぞれにおいてダブルバッファ構成により、
１マルチフレームの遅延が生じ得る構成となっている。

したがって、第２０図の時間スイッチ回路ユニット全体
としても、ハードウェア量が大きく、且つ、大きな遅延
を生ずるという問題があった。

本発明は上記の問題点に鑑み、なされたもので、タイム
スロット毎にマルチフレーム位相の異なる入力データの
マルチフレーム位相を揃え、且つ、時間スイッチ機能を
実現するためのタイムスロットの交換を行なうためのハ
ードウェアを簡素化し、且つ、処理時間を短縮化した時
間スイッチ回路を提供することを目的とするものである
。

〔課題を解決するための手段］第１Ａ図は本発明の第１の形態の基本構成図である。本
図において、１はデータ・バッファ手段、２はタイムス
ロット・アドレス変換手段、３はフレーム位相検出手段
、そして、４はマルチフレーム位相アドレス変換手段で
ある。

データ・バッファ手段１は、各タイムスロット毎にマル
チフレーム位相を異にするマルチフレームからなるデー
タを入力してタイムスロットの入れ換えを行なって出力
する。

タイムスロット・アドレス変換手段２は、予め設定され
たタイムスロットの入れ換え情報に従って前記タイムス
ロットの入れ換えを制御する。

マルチフレーム位相検出手段３は、前記各タイムスロッ
ト毎のマルチフレーム位相を検出する。

マルチフレーム位相アドレス変換手段４は、前記タイム
スロット・アドレス変換手段２における前記タイムスロ
ットの入れ換えの制御の際に、前記各タイムスロットの
マルチフレーム位相を揃えるようなタイムスロットの入
れ換えをも同時に行なわしめるように制御する。

第１Ｂ図は本発明の第２の形態の基本構成図である。本
図において、５１は受信データ・バッファ手段、５２は
マルチブレーム位相検出手段、５３はマルチフレーム位
相アドレス変換手段、５４は受信データ・バッファ制御
手段、５５は時間スイッチ・データ・バッファ手段、そ
して、５６はタイムスロット・アドレス変換手段である
。

受信データ・バッファ手段５１は、各タイムスロット毎
にマルチフレーム位相を異にするマルチフレームからな
るデータを１マルチフレーム毎に入力し、その後、出力
する。

受信データ・バッファ制御手段５４は、前記受信データ
・バッファ手段５１におけるデータの各タイムスロット
毎の入出力を制御する。

時間スイッチ・データ・バッファ手段５５は、前記受信
データ・バッファ手段５１から出力されたマルチフレー
ムからなるデータを入力してタイムスロットの入れ換え
を行なって出力する。

タイムスロット・アドレス変換手段５６は、予め設定さ
れたタイムスロットの入れ換え情報に従って１マルチフ
レーム内のタイムスロットの入れ換えを制御する。

マルチフレーム位相検出手段５２は、前記受信データ・
バッファ手段５１に入力する各タイムスロット毎のマル
チフレーム位相を検出する。

マルチフレーム位相アドレス変換手段５３は、前記受信
データ・バッファ制御手段５４における前記受信データ
・バッファ手段５１からの各タイムスロット毎のデータ
の出力の制御の際に、該各タイムスロットのマルチフレ
ーム位相を揃えるようなタイムスロットの入れ換えを行
なうように制御する。

第１Ｃ図は本発明の第３の形態の基本構成図である０本
図において、６１は受信データ・バッファ手段、６２は
マルチフレーム位相検出手段、６３はマルチフレーム位
相アドレス変換手段、６４は時間スイッチ・アドレス変
換手段、６５は受信データ・バッファ制御手段、そして
、６６は送信手段である。

受信データ・バッファ手段６１は、各タイムスロット毎
にマルチフレーム位相を異にするマルチフレームからな
るデータを１マルチフレーム毎に入力し、その後、出力
する。

受信データ・バッファ制御手段６５は、前記受信データ
・バッファ手段６１におけるデータの各タイムスロット
毎の入出力を制御する。

送信手段６６は、前記受信データ・バッファ手段６１か
ら出力されたマルチフレームからなるデータを送信する
。

マルチフレーム位相検出手段６２は、前記受信データ・
バッファ手段６１に入力する各タイムスロット毎のマル
チフレーム位相を検出する。

時間スイッチ・アドレス変換手段６４は、前記受信デー
タ・バッファ制御手段６５において、前記受信データ・
バッファ手段６１からの各タイムスロット毎のデータの
出力の制御の際に、予め設定されたタイムスロットの入
れ換え情報に従って１マルチフレーム内のタイムスロッ
トの入れ換えを行なうように制御する。

マルチフレーム位相アドレス変換手段６３は、前記時間
スイッチ・アドレス変換手段６４において、ＴＩ　記各
タイムスロットのマルチフレーム位相を揃えるようなタ
イムスロットの入れ換えをも同時に行なうように制御す
る。

第１Ｄ図は本発明の第４の形態の基本構成図である。本
図において、７１は受信データ・バッファ手段、７２は
マルチフレーム位相検出手段、７３はマルチフレーム位
相アドレス変換手段、７４は受信データ・バッファ制御
手段、７５は送信データ・バッファ手段、７６は送信デ
ータ制御手段、そして、７７は時間スイッチ・アドレス
変換手段である。

受信データ・バッファ手段７１は、各タイムスロット毎
にマルチフレーム位相を異にするマルチフレームからな
るデータを１マルチフレーム毎に入力し、その後、出力
する。

受信データ・バッファ制御手段７４は、前記受信データ
・バッファ手段７１におけるデータの各タイムスロット
毎の入出力を制御する。

送信データ・バッファ手段７５は、前記受信データ・バ
ッファ手段７１から出力されたマルチフレームからなる
データを１マルチフレーム毎に入力し、その後、送信す
るために出力する。

送信データ・バッファ制御手段７６は、前記送信データ
・バッファ手段７５におけるデータの各タイムスロット
毎の入出力を制御する。

マルチフレーム位相検出手段７２は、前記受信データ・
バッファ手段７１に入力する各タイムスロット毎のマル
チフレーム位相を検出する。

時間スイッチ・アドレス変換手段７７は、前記送信デー
タ・バッファ制御手段７６において、前記送信データ・
バッファ手段７５からの各タイムスロット毎のデータの
出力の制御の際に、予め設定されたタイムスロットの入
れ換えの情報に従って１マルチフレーム内のタイムスロ
ットの入れ換えを行なうように制御する。

第１Ｅ図は本発明９第５の形態の基本構成図である。本
図において、８１は受信手段、８２は送信データ・バッ
ファ制御手段、８３は送信データ・バッファ制御手段、
８４はマルチフレーム位相検出手段、８５はマルチフレ
ーム位相アドレス変換手段、そして、８６は時間スイッ
チ・アドレス変換手段である。

受信手段８１は、各タイムスロット毎にマルチフレーム
位相を異にするマルチフレームからなるデータを受信す
る。

送信データ・バッファ手段８２は、前記受信手段８１に
受信されたマルチフレームからなるデータを１マルチフ
レーム毎に入力し、その後、送信するために出力する。

送信データ・バッファ制御手段８３は、前記送信データ
・バッファ手段８２におけるデータの各タイムスロット
毎の入出力を制御する。

マルチフレーム位相検出手段８４は、前記受信手段８１
に受信された各タイムスロット毎のマルチフレーム位相
を検出する。

時間スイッチ・アドレス変換手段８６は、前記送信デー
タ・バッファ制御手段８３において、前記送信データ・
バッファ手段８２からの各タイムスロット毎のデータの
出力の制御の際に、予め設定されたタイムスロットの入
れ換え情報に従って１マルチフレーム内のタイムスロッ
トの入れ換えを行なうように制御する。

〔作　用〕

前述の本発明の第１から第５の何れの形態によっても、
受信バッファ部分（第１Ｂ図の受信バッファ手段５１、
第１Ｃ図の受信バッファ手段６１、あるいは、第１Ｄ図
の受信バッファ手段７１）、時間スイッチを行なう部分
（第１Ａ図のデータ・バッファ手段ｌ）、あるいは、送
信バッファ部分（第１Ｅ図の受信バッファ手段８２）手
段において、同時にマルチフレーム位相を揃える処理を
行なっているので、従来の第２０図の構成のように、マ
ルチフレーム位相を揃えるために、バッファ手段を別に
設ける必要がなくなる。したがって、ハードウェアが簡
素化され、また、マルチフレーム位相の整列のために１
マルチフレ一ム分の遅延を生ずることもなく、処理時間
が短縮化される。

さらに、第１Ｃ図から第１Ｅ図の各々に示される本発明
の第３から第５の何れかの形態によれば、時間スイッチ
機能もまた、受信バッファ部分（第１Ｃ図の受信バッフ
ァ手段６１）、あるいは、送信バッファ部分（第１Ｄ図
の送信バッファ手段７１、あるいは、第１Ｅ図の受信バ
ッファ手段８２）手段において、同時に行なわれている
。

したがって、本発明の第３から第５の何れかの形態によ
れば、時間スイッチ機能を実現するために、バッファ手
段を別に設ける必要がないため、さらに、ハードウェア
が簡素化され、また、１マルチフレ一ム分の遅延を生ず
ることもなく、処理時間も、さらに短縮化される。

〔実施例〕

第２図は本発明の第１および第２の形態の実施例におけ
る、マルチフレーム多重化されたデータの時間スイッチ
回路ユニットの全体構成図である。

第２図に示されるように、本発明の第１および第２の形
態の実施例における、マルチフレーム多重化されたデー
タの時間スイッチ回路ユニットは、データ受信部３００
、時間スイッチ部３２０、およびデータ送信部３４０か
らなる。

本発明の第１および第２の形態の何れの実施例において
も、第２図のデータ送信部３４０は、前述の第２０図の
従来の構成における送信部２４０と同様の構成からなる
。

本発明の第１の形態の実施例においては、さらに、第２
図のデータ受信部３００もまた、前述の第２０図の従来
の構成における受信部２１０と同様の構成からなる。そ
して、本発明の第１の形態の実施例における、第２図の
時間スイッチ部３２０の構成例は、第３図に示されてい
る。

第３図において、データ・メモリ１１および１２、セレ
クタ２２．２３および２４、カウンタ２０、アドレス・
コントロール・メモリ２１、および多重同期回路２２２
は、以下に述べる点を除いて、前述の第２１図の構成に
おけるものと同様の動作を行なうものである。

第３図の構成においては、第２１図の構成におケルフレ
ーム・アライナ２２１の代わりに、マルチフレーム位相
アドレス変換テーブル４０が設けられている。

該マルチフレーム位相アドレス変換テーブル４０は、例
えば、ＲＡＭによって構成され、多重同期回路２２２に
おいて検出された、入力データの各タイムスロットのマ
ルチフレーム位相は、該マルチフレーム位相アドレス変
換テーブル４０に変換アドレスとして書き込まれる。

第３図の構成においても、アドレス・コントロール・メ
モリ２１には、予めタイムスロットの入れ換えのための
タイムスロットのアドレス変換テーブルが形成される。

データ・メモリ１１または１２において、カウンタ２０
が出力するインクリメンタルなアドレスに書き込まれた
入力データは、読み出し時、すなわち、データ出力の際
には、上記マルチフレーム位相アドレス変換テーブル４
０により得られる、入力データのマルチフレーム位相に
関する情報によって変換されたアドレスによって、前記
アドレス・コントロール・メモリ２１をアクセスする。

したがって、マルチフレーム位相を揃える動作とタイム
スロットの入れ換え動作とが同時に行なわれる。

第４図は第３図の構成における、マルチフレーム位相ア
ドレス変換テーブル４０とアドレス・コントロール・メ
モリ２１におけるアドレス変換の例を示すものである。

第４図においては、（ｊ。

ｉ）によって各タイムスロットのアドレス１（ｉ＝１〜
ｎ）と各タイムスロットにおけるマルチフレーム位相の
アドレス、すなわち、各タイムスロットにおけるフレー
ムの順序ｊ（ｊ＝１〜２０）とが示されている。第４図
のマルチフレーム位相アドレス変換テーブル４０および
アドレス・コントロール・メモリ２１においては、各矢
印の左側に示されるアドレスによるアクセスによって該
矢印の右側に示されるアドレスが出力される、すなわち
、各矢印の左側に示されるアドレスから該矢印の右側に
示されるアドレスへの変換が行なわれる。

第４図のマルチフレーム位相アドレス変換テーブル４０
の内容は、前述の第１８図に示されるマルチフレーム位
相を有するデータを入力した場合に対応するものである
。

また、第４図に示されるアドレス・コントロール・メモ
リ２１の内容の例においては、第１フレームのタイムス
ロット１と第５フレームのタイムスロット２とが、さら
に、第１フレームのタイムスロット４と第１８フレーム
のタイムスロット３とが入れ換えられるように作られて
いる。

第１８図に示されるようなマルチフレーム多重化された
データが第１フレームから順に入力されたとき、多重同
期回路２２２において各タイムスロットにおけるマルチ
フレーム位相が検出され、マルチフレーム位相アドレス
変換テーブル４０に、第４図に示されるような内容が書
き込まれる。すなわち、順に入力された各フレーム、各
タイムスロットのデータのマルチフレーム位相および該
タイムスロットのアドレス（ｊ、ｉ）を、ＲＡＭからな
るマルチフレーム位相アドレス変換テーブル４０にデー
タとして書き込んでゆく。

上記の、順に入力されたデータは、書き込み側として選
択された方の、例えば、データ・メモリ１１の、カウン
タ２０が出力するインクリメンタルなアドレスに、すな
わち、入力された順にそのまま書き込まれる。

他方、前述のように°、アドレス・コントロール・メモ
リ２１には、通常の時間スイッチ回路におけるように、
タイムスロットのアドレスの変換テーブルが書き込まれ
る。

データ・メモリ１１に書き込まれたデータの読み出し時
には、前記マルチフレーム位相変換テーブル４０のアド
レスを（１，１）、（１，２）。

・・・と順にアクセスし、このアクセスによる該マルチ
フレーム位相アドレス変換テーブル４０からの出力によ
り、さらに、アドレス・コントロール・メモリ２１をア
クセスする。このアクセスによる該アドレス・コントロ
ール・メモリ２１からの出力を、読み出し側として選択
されている上記データ・メモリ１１に対して読み出しア
ドレスとして印加する。これにより、該データ・メモリ
１１からは、マルチフレーム位相が揃えられ、且つ、タ
イムスロットが入れ換えられたデータが出力される。

上記データ出力時においては、マルチフレーム位相変換
テーブル４０およびアドレス・コントロール・メモリ２
１のアクセスは連続的に行なわれるので、通常の時間ス
イッチ回路の構成に該マルチフレーム位相アドレス変換
テーブル４０を加えたことによるデータ入れ換え時の遅
延時間は、該マルチフレーム位相アドレス変換テーブル
４０における１回のアクセスにおける所要時間のみであ
り、従来の第２１図のフレーム・アライナ２２１におい
て最大１マルチフレ一ム分の遅延を生じていたことと比
較して、時間スイッチ回路における処理時間が大いに短
縮化されている。また、該フレーム・アライナ２２１の
ようなデータの入れ換えのための構成を別に設ける代わ
りに、上記マルチフレーム位相アドレス変換テーブル４
０を実現するためのＲＡＭを設けるだけの構成を加えれ
ばよく、ハードウェアも簡素化されている。

本発明の第２の形態の実施例においては、第２図の時間
スイッチ部３２０は上述の本発明の第１の形態の実施例
におけると同様に第３図に示される構成により実現され
るが、さらに、第２図のデータ受信部３００は、第５図
に示されるような構成により実現される。

第５図において、３０１および３０２は受信データ・メ
モリ、３０３．３０４および３０５はセレクタ、３０６
は受信タイミング・アドレス発生ＲＡＭ、３０７はマル
チフレーム位相・アドレス変換テーブル、３０８および
３０９はカウンタ、そして、３１０は多重同期回路であ
る。

第５図の構成は、前述の第３図の時間スイッチ部３２０
の構成との類似性から明らかなように、ダブルバッファ
構成をなす受信データ・メモリ３０１および３０２の各
々には交互に、１マルチフレ一ム分の受信データが書き
込まれ、あるいは、読み出される。

先に、第２０図の構成の説明で述べたように、（データ
）受信部の元来の機能は、多重／分離バスインターフェ
イス回路２００から供給された各タイムスロットのデー
タのうち、予め指定されたものを受信することである。

前述の第２０図の受信タイミング発生ＲＡＭ２１２と同
様に、第５図の受信データ・タイミング／アドレス発生
ＲＡＭ３０６は、前記システムバス１００上の全タイム
スロットに対応するアドレスを有し、該アドレスの各々
には、それぞれ対応するタイムスロットのデータを受信
するか否かの情報（第６図のＴＤＭバス受信イネーブル
／ディセーブル）と、受信する場合には、その情報を受
信データメモリの、どのアドレスに書き込むかを示す書
き込みアドレスとが、予め、図示しない制御部によって
書き込まれている。そして、該受信タイミング／アドレ
ス発生ＲＡＭ３０６の上記システムバス１００上の全タ
イムスロットに対応するアドレスの内容はカウンタ３０
８の出力によって順に読み出され、上記の受信するか否
かの情報によって受信データメモリ３０１および３０２
の一方、および多重／分離バスインターフェイス回路２
００を制御して、該多重／分離バスインターフェイス回
路２００から出力された受信すべきタイムスロットのデ
ータを、該受信タイミング発生ＲＡＭ２１２の上記書き
込みアドレスに書き込む。

ここで、第５図の受信データ・タイミング／アドレス発
生ＲＡＭ３０６の内容の１例は、第６図に示される。

また、ダブルバッファ構成の受信データメモリ３０１お
よび３０２の一方のメモリが書き込み中の間は、該受信
データメモリ３０１および３０２の他方（書き込み中で
ない方）からは、カウンタ３０９の出力に応じてマルチ
フレーム位相・アドレス変換テーブル３０７が発生する
アドレスによって、先に書き込まれた１マルチフレーム
のデータが順に読み出される。この読み出されたデータ
は、上記の受信されたタイムスロットのデータのみから
なるマルチフレームの構成を有している。

ここで、受信データ・メモリに１マルチフレ一ム分の受
信データを書き込む際には、同時に平行して、多重同期
回路３１０において、該マルチフレームの各タイムスロ
ットのマルチフレーム位相が検出されており、該検出結
果に従って、上記のようにマルチフレーム位相・アドレ
ス変換テーブル３０７が発生するアドレスによって、こ
の１７°ルチフレームのデータが上記受信データ・メモ
リから読み出される際に、該マルチフレームの各タイム
スロットのマルチフレーム位相が揃えられるようなアド
レスを、このｌマルチフレームのデータが読み出される
前に、書き込む、このマルチフレーム位相・アドレス変
換テーブル３０７の内容は、前述の第４図の左側に示さ
れたマルチフレーム位相アドレス変換テーブルの内容の
ようなものとなる。

こうして、第５図の構成のデータ受信部においては、シ
ステムバス１００上から、目的のタイムスロットのデー
タを受信して、マルチフレームを再構成する際に、同時
に、マルチフレーム位相のを揃えることができる。

第７図は本発明の第３の形態の実施例における、マルチ
フレーム多重化されたデータの時間スイッチ回路ユニッ
トの全体構成図である。

第７図に示されるように、本発明の第３の形態の実施例
における、マルチフレーム多重化されたデータの時間ス
イッチ回路ユニットは、データ受信・時間スイッチ部３
６０、およびデータ送信部３８０からなる。また、デー
タ送信部３８０は、前述の第２０図の従来の構成にお°
ける送信部２４０と同様の構成からなる。さらに、第７
図のデータ受信・時間スイッチ部３６０の構成例は、第
８図に示されている。

第８図において、３６１および３６２は受信データ・メ
モリ、３６３．３６４および３６５はセレクタ、３６６
は受信タイミング・アドレス発生ＲＡＭ、３６８はアド
レス・コントロール・メモリ、３６７および３７１はカ
ウンタ、そして、３１０は多重同期回路である。

第８図の構成においても、前述の第３図や、第５図の構
成との類似性から明らかなように、ダブルバッファ構成
をなす受信データ・メモリ３６１および３６２の各々に
は交互に、１マルチフレ一ム分の受信データが書き込ま
れ、あるいは、読み出される。

そして、第５図の構成と同様に、受信部の基本的機能は
、多重／分離バスインターフェイス回路２００から供給
された各タイムスロットのデータのうち、予め指定され
たものを受信することであるが、本発明の第３の形態を
実現するために、第８図のアドレス・コントロール・メ
モリ３６８には、前述の第３図のアドレス・コントロー
ル・メモリ２１と同様の機能を有するものである。

すなわち、第８図のアドレス・コントロール・メモリ３
６８は、受信データ・メモリ３６１および３６２からの
データの読み出し時に、時間スイッチ回路としてタイム
スロットの入れ換えを行なうためにデータ・メモリの読
み出しアドレスの変換を行なうためのテーブルを形成す
る。

さらに、第８図のマルチフレーム位相・アドレス変換テ
ーブル３６９は、第３図のマルチフレーム位相・アドレ
ス変換テーブル４０と同様の機能を有するものである。

すなわち、第８図のマルチフレーム位相アドレス変換テ
ーブル３６９は、例えば、ＲＡＭによって構成され、多
重同期回路３１０において検出された、入力データの各
タイムスロットのマルチフレーム位相は、該マルチフレ
ーム位相アドレス変換テーブル３６９に変換アドレスと
して書き込まれる。したがって、受信データ・メモリ３
６１および３６２からのデータの読み出し時に、マルチ
フレーム位相アドレス変換テーブル３６９にカウンタ３
７１の出力を印加することにより、マルチフレーム位相
を揃える動作とタイムスロットの入れ換え動作とが同時
に行なわれる。

第７図の、その他の構成は、前述の第５図の構成におけ
る対応する部分と全く同様に動作する。

第９図は本発明の第４および第５の形態の実施例におけ
る、マルチフレーム多重化されたデータの時間スイッチ
回路ユニットの全体構成図である。

第９図に示されるように、本発明の第４および第５の形
態の実施例における、マルチフレーム多重化されたデー
タの時間スイッチ回路ユニットは、データ受信部４００
、およびデータ送信・時間スイッチ部４２０からなる。

本発明の第４の形態の実施例において、第９図のデータ
受信部４００は、前述の第５図の構成により実現される
。

さらに、本発明の第４の形態の実施例のうち、第１のも
のにおいて、第９図のデータ送信・時間スイッチ部４２
０は、第１０図の構成により実現される。

第１０図において、４０１および４０２は送信データ・
メモリ、４０３および４０４はセレクタ、４０６は送信
タイミング・アドレス発生ＲＡＭ、４０８はアドレス・
コントロール・メモリ、そして、４０７および４０９は
カウンタである。

データ・メモリ４０１とセレクタ４０３とからなる構成
、およびデータ・メモリ４０２とセレクタ４０４とから
なる構成は、それぞれ交互にデーテの書き込み動作と読
み出し動作とを行なうために設けられ、ダブルバッファ
構成を成している。

すなわち、第１０図のダブルバッファ構成の送信データ
メモリ４０１および４０２のそれぞれのメモリ対して、
第９図のデータ受信部４００において受信されたマルチ
フレーム構成のデータが、１マルチフレームのデータ毎
に交互に書き込まれ、そして、読み出される。

本発明の第４の形態におけるデータ送信部４２０の基本
機能は、前述の第２０図の送信部２４０と同様に、マル
チフレーム位相を揃えられ、タイムスロット同士を予め
指定された所定の組合せで交換されたデータの各タイム
スロットを、予め指定された（システムバス１００上の
）所定のタイムスロットに挿入されるようなタイミング
で、多重／分離バスインターフェイス回路２００に供給
することである。

上記の基本機能に加えて、さらに、第１０図の！１成に
おいては、アドレス・コントロール・メモリ４０８は、
第２１図のアドレス・コントロール・メモリ２１と同様
の機能を有するものであって、時間スイッチ機能を実現
するために送信データ・メモリ４０１および４０２の一
方にデータを書き込み際に、タイムスロットを入れ換え
るようにアドレスを変換するものである。送信データメ
モリ４０１および４０２へのデータの書き込みは、カウ
ンタ４０９の出力を上記アドレス・コントロール・メモ
リ４０８に印加し、これにより、該アドレス・コントロ
ール・メモリ４０８から出力されたアドレスに順に行な
われる。

このように、第１０図の構成のデータ送信部においては
、時間スイッチ機能が組み込まれている。

また、ダブルバッファ構成の送信データメモリ４０１お
よび４０２の一方のメモリが書き込み中の間は、他方の
メモリからは、以下に述べるように、送信タイミング／
アドレス発生ＲＡＭ４０６が発生するタイミング信号と
アドレスに応じてデータが読み出され、多重／分離イン
ターフェイス回路２００を介してシステムバス１００上
に送出される。

送信タイミング／アドレス発生ＲＡＭ４０６ｔ＋また、
前記システムバス１００上の全タイムスロットに対応す
るアドレスを有し、該アドレスの各々には、それぞれ対
応するタイムスロットにデータを送信（挿入）するか否
かの情報（第１１図のＴＤＭバス送信イネーブル／ディ
セーブル・ビット）と、送信する場合には、その情報を
送信データメモリの、どのアドレスから読み出すかを示
す読み出しアドレスとか、予め、前記図示しない制御部
によって書き込まれている。そして、該送信タイミング
／アドレス発生ＲＡＭ４０６の上記システムバス１００
上の全タイムスロットに対応するアドレスの内容はカウ
ンタ４０７の出力によって順に読み出され、上記の送信
するか否かの情報によって送信データメモリ４０１およ
び４０２の読み出し側、および多重／分離バスインター
フェイス回路２００を制御して、該送信データメモリ４
０１および４０２の上記読み出しアドレスから読み出さ
れたタイムスロットのデータは、多重／分離バスインタ
ーフェイス回路２００において、対応する（送信すべき
）タイムスロットに挿入されてシステムバス１００上に
送出される。

ここで、第１０図の送信データ・タイミング／アドレス
発生ＲＡＭ４０６の内容の１例は、第１１図に示される
。

さらに、本発明の第４の形態の実施例のうち、第２のも
のにおいて、第９図のデータ送信・時間スイッチ部４２
０は、第１２図の構成により実現される。

第１２図の構成の前述の第１０図の構成との違いは、第
１２図の構成においては、時間スイッチ機能を実現する
ためのタイムスロットの入れ換えが、送信データ・メモ
リ４０１および４０２からのデータの読み出し時に、読
み出しアドレスを入れ換えることにより行なわれること
である。

上記読み出しアドレスの入れ換えは、送信データ・タイ
ミング／アドレス発生ＲＡＭ４３０の内容として、予め
、前述の図示しない制御部によって、上記時間スイッチ
機能を実現するように入れ換えられたアドレスを書き込
むことにより実現される。

このような送信データ・タイミング／アドレス発生ＲＡ
Ｍ４３０の内容は、実際には、例えば、第１３図に示さ
れるようなものとなる。

第１３図において、（５，２）、（５，１）等は、それ
ぞれ、時間スイッチのためのアドレス変換前の第２タイ
ムスロツト（時間スイッチ回路ユニットにおけるタイム
スロット）の第５フレームの読み出しアドレス、第１タ
イムスロツトの第５フレームの読み出しアドレス等を示
す。すなわち、第１３図には、アドレス・コントロール
・メモリ４３０の出力により修飾されることによって、
送信データ・タイミング／アドレス発生ＲＡＭ４０６か
ら出力される読み出しアドレスは、時間スイッチ回路ユ
ニットにおけるタイムスロットの、第２タイムスロツト
の第５フレームの読み出しアドレスと第２タイムスロツ
トの第１フレームの読み出しアドレスとが入れ換えられ
、また、第１タイムスロツトの第５フレームの読み出し
アドレスと第１タイムスロツトの第１フレームの読み出
しアドレスとが入れ換えられていることが示されている
。なお、第１３図の右側に示される、［タイムスロット
１０」、「タイムスロット４０」等は、システムバス１
００上のタイムスロットを示す。

なお、上記以外の部分については、第１２図の構成は前
述の第１０図の構成と同様である。

第１２図の構成においては、図示しない制御部は別とし
て、特に、新たに何らハードウェアを付加することなく
、時間スイッチ機能を実現している。

このように、第１２図の構成のデータ送信部においても
、時間スイッチ機能が組み込まれている。

最後に、第１４〜１６図は、本発明の第５の形態の３つ
の実施例におけるデータ送信・時間スイッチ部４２０の
構成例を示すものである。

前述のように、本発明の第５の形態においては、データ
送信部分において、マルチフレーム位相を揃え、且つ、
時間スイッチ動作をも行なっている。

先ず、本発明の第５の形態の第１の実施例における送信
・時間スイッチ部４２０の構成、すなわち、第１４図の
構成においては、前述の第１０図や第１２図の構成と同
様のダブルバッファ構成において、前述の第９図のデー
タ受信部４００において受信された、マルチフレーム構
成のデータを、書き込む際に、書き込みアドレスの変換
（入れ換え）によって、上記マルチフレーム位相を揃え
ることと、時間スイッチ動作とを行なう。

上記の制御のために設けられた、第１４図のアドレス・
コントロール・メモリ４１０、マルチフレーム位相アド
レス変換テーブル４１１、および多重同期回路４１２は
、それぞれ、前述の第３図の構成における、アドレス・
コントロール・メモリ２１．マルチフレーム位相アドレ
ス変換テーブル４０、および多重同期回路２２２と全く
同様の機能を存するものである。

次に、本発明の第５の形態の第２の実施例における送信
・時間スイッチ部４２０の構成、すなわち、第１５図の
構成においては、上述の第１４図の構成と同様のダブル
バッファ構成において、前述の第９図のデータ受信部４
００において受信された、マルチフレーム構成のデータ
を、書き込む際には、書き込みアドレスの変換（入れ換
え）によって、上記マルチフレーム位相を揃えることの
みを行ない、時間スイッチ動作は、該ダブルバッファ構
成に書き込まれたデータを送信のために読み出すときに
、読み出しアドレスの変換（入れ換え）によって行なう
。

上記の制御のために設けられた、第１５図のマルチフレ
ーム位相・アドレス変換テーブル４１６、カウンタ４１
８、および多重同期回路４１７は、上記の前述の第９図
のデータ受信部４００において受信された、マルチフレ
ーム構成のデータを、書き込む際には、書き込みアドレ
スの変換（入れ換え）によって、上記マルチフレーム位
相を揃えるだめのものである。

また、読み出しアドレスの変換（入れ換え）によってタ
イムスロットを入れ換えて、時間スイッチ機能を実現す
るために、前述の第１２図の構成におけると同様に、送
信データ・タイミング／アドレス発／ｌＲＡＭ４１３の
内容として、予め、前述の図示しない制御部によって、
上記時間スイッチ機能を実現するように入れ換えられた
アドレスを書き込んでいる。

本発明の第５の形態の第３の実施例におけるデータ送信
・時間スイッチ部４２０の構成、すなわち、第１６図の
構成においては、上述の第１４図および第１５図の構成
と同様のダブルバッファ構成において、前述の第９図の
データ受信部４００において受信された、マルチフレー
ム構成のデータは、カウンタ４１８が出力するシーケン
シャルなアドレスにより書き込み、該データを送信のた
めに読み出すときに、読み出すアドレスの変換（入れ換
え）によって、上記マルチフレーム位相を揃えること、
および、時間スイッチ動作を同時に行なう。

上記読み出し時における時間スイッチ機能は、第１２図
および第１５図の構成におけると同様に、送信データ・
タイミング／アドレス発生ＲＡＭ４１９の内容として、
予め、前述の図示しない制御部によって、上記時間スイ
ッチ機能を実現するように入れ換えられたアドレスを書
き込むことにより実現している。

また、上記マルチフレーム位相を揃える機能は、読み出
し時に上記送信データ・タイミング／アドレス発生ＲＡ
Ｍ４１９に対して印加するアドレスとして、上記第１２
図および第１５図の構成におけるようにカウンタのシー
ケンシャルな出力を用いるのでなく、カウンタ４１５の
出力を、−旦、マルチフレーム位相アドレス変換テーブ
ル４２３にて変換したものを該送信データ・タイミング
／アドレス発生ＲＡＭ４１９に対してアドレスとして印
加することにより実現している。ここで、該マルチフレ
ーム位相アドレス変換テーブル４２３の内容は、例えば
、前述の第４図の左側（Ａ）に１例を示したようなもの
である。

このように、本発明の第５の形態の３つの実施例におい
ては、データ送信・時間スイッチ部４２０において、マ
ルチフレーム位相を揃える機能と、時間スイッチ機能と
を、特に、これらの機能を実現するためにダブルバッフ
ァ構成を設けることなく、したがって、特に、遅延を生
ずることなく実現している。

さらに、本発明の第５の形態の第２および第３の２つの
実施例（第１５図および第１６図）においては、前述の
第１２図の構成におけると同様に、図示しない制御部は
別として、特に、新たに何らハードウェアを付加するこ
となく、時間スイッチ機能を実現している。

〔発明の効果〕

本発明の時間スイッチ回路によれば、タイムスロット毎
に異なる入力データのマルチフレーム位相を揃え、且つ
、時間スイッチ機能を実現するためのハードウェアを簡
素化し、且つ、処理時間を短縮化することができる。

【図面の簡単な説明】

第１Ａ−ＩＥ図は、本発明の第１〜５の形態の基本構成
図、第２図は、本発明の第１および第２の形態の実施例にお
ける時間スイッチ回路ユニットの全体構成図、第３図は、本発明の第１および第２の形態の実施例にお
けるマルチフレーム多重化されたデータのための時間ス
イッチ部の構成例を示す図、第４図は、第３図の構成に
おけるアドレス変換の１例を示す図、第５図は、本発明の第１および第２の形態の実施例にお
けるデータ受信部の構成例を示す図、第６図は、受信デ
ータ・タイミング／アドレス発生ＲＡＭの内容の１例を
示す図、第７図は、本発明の第３の形態の実施例における時間ス
イッチ回路ユニットの全体構成図、第８図は、本発明の
第３の形態の実施例におけるデータ受信部の構成例を示
す図、第９図は、本発明の第４および第５の形態の実施例にお
ける時間スイッチ回路ユニットの全体構成図、第１０図は、本発明の第４の形態の第１の実施例におけ
るデータ送信部の構成例を示す図、第１Ｉ図は、送信デ
ータ・タイミング／アドレス発生ＲＡＭの内容の１例を
示す図、第１２図は、本発明の第４の形態の第２の実施例におけ
るデータ送信部の構成例を示す図、第１３図は、送信デ
ータ・タイミング／アドレス発生ＲＡＭにおけるアドレ
ス変換の１例を示す図、第１４図は、本発明の第５の形態の第１の実施例におけ
るデータ送信部の構成例を示す図、第１５図は、本発明
の第５の形態の第２の実施例におけるデータ送信部の構
成例を示す図、第１６図は、本発明の第５の形態の第３
の実施例におけるデータ送信部の構成例を示す図、第１
７図は、−船釣な時間スイッチ回路の動作説明図、第１８図は、マルチフレーム多重化されたデータの構成
例を示す図、第１９図は、本発明の時間スイッチ回路を使用する情報
処理システムの構成例を示す図、第２０図は、従来の時
間スイッチ回路ユニットの構成例を示す図、第２１図は、従来のマルチフレーム多重化されたデータ
のための時間スイッチ回路ユニットの構成例を示す図、
そして、第２２Ａ図および第２２Ｂ図は、タイムスロッ）ＴＳ　
１およびＴＳ２のデータ構成の例を示す図である。〔符号の説明〕１・・・データ・バッファ手段、２・・・アドレス変換
手段、３・・・マルチフレーム位相検出手段、４・・・
マルチフレーム位相アドレス変換手段、５・・・フレー
ム・アライナ、１１．１２・・・データ・メモリ、２０
・・・カウンタ、２１・・・アドレス・コントロール・
メモリ、２２，２３．２４・・・セレクタ、３０・・・
多重同期回路、４０・・・マルチフレーム位相アドレス
変換テーブル、５１・・・受信データ・バッファ手段、
５２・・・マルチフレーム位相検出手段、５３・・・マ
ルチフレーム位相アドレス変換手段、５４・・・受信デ
ータ・バッファ制御手段、５５・・・時間スイッチ・デ
ータ・バッファ手段、５６・・・タイムスロット・アド
レス変換手段、６１・・・受信データ・バッファ手段、
６２・・・マルチフレーム位相検出手段、６３・・・マ
ルチフレーム位相アドレス変換手段、６４・・・時間ス
イッチ・アドレス変換手段、６５・・・受信データ・バ
ッファ制御手段、６６・・・送信手段、７１・・・受信
データ・バッファ手段、７２・・・マルチフレーム位相
検出手段、７３・・・マルチフレーム位相アドレス変換
手段、７４・・・受信データ・バッファ制御手段、７５
・・・送信データ・バッファ手段、７６・・・送信デー
タ制御手段、７７・・・時間スイッチ・アドレス変換手
段、８１・・・受信手段、８２・・・送信データ・バッ
ファ制御手段、８３・・・送信データ・バッファ制御手
段、８４・・・マルチフレーム位相検出手段、８５・・
・マルチフレーム位相アドレス変換手段、８６・・・時
間スイッチ・アドレス変換手段、１００・・・システム
バス、１０１・・・伝送路、１０２・・・伝送路インタ
ーフェイス・ユニット、１０３・・・末端インターフェ
イス・ユニット、１０４・・・通信端末装置、１０５・
・・本発明に係わる時間スイッチ回路ユニット、１０６
・・・データ処理ユニット、２゜Ｏ・・・多重／分離バ
スインターフェイス回路、２１０・・・送信部、２２０
・・・マルチフレーム位相アライン部、２３０・・・時
間スイッチ部、２４０・・・送信部、２１１・・・受信
データメモリ、２４１・・・送信データメモリ、２４２
・・・送信タイミング発生ＲＡＭ、２４３・・・カウン
タ、３００・・・データ受信部、３２０・・・時間スイ
ッチ部、３４０・・・データ送信部、３０１．３０２・
・・受信データ・メモリ、３０３，３０４．３０５・・
・セレクタ、３０６・・・受信タイミング・アドレス発
生ＲＡＭ、３０７・・・マルチフレーム位相アドレス変
換テーブル、３０８，３０９・・・カウンタ、３１０・
・・多重同期回路、３６０・・・データ受信・時間スイ
ッチ部、３８０・・・データ送信部、３６１．３６２・
・・受信データ・メモリ、３６３゜３６４．３６５・・
・セレクタ、３６６・・・受信タイミング・アドレス発
生ＲＡＭ、３６８・・・アドレス・コントロール・メモ
リ、３６７．３７１・・・カウンタ、４００・・・デー
タ受信部、４２０・・・データ送信・時間スイッチ部、
４０１，４０２・・・送信データ・メモリ、４０３，４
０４・・・セレクタ、４０５・・・マルチプレクサ、４
０６，４３０・・・送信タイミング・アドレス発生ＲＡ
Ｍ、４０８・・・アドレス・コントロール・メモリ、４
０７，４０９・・・カウンタ、４１０・・・アドレス・
コントロール・メモリ、４１１・・・マルチフレーム位
相アドレス変換テーブル、４１２・・・多重同期回路、
４１６・・・マルチフレーム位相アドレス変換テーブル
、４１７・・・多重同期回路、４１８・・・カウンタ、
４２３・・・マルチフレーム位相アドレス変換テーブル
、４２４・・・多重同期回路。本発明の第１の形態の基本構成図第１Ａ図時間スイッチ回路ユニットの全体構成図第２図第３図（Ａ）’？ルｆ’）ｌｉ−Ｌ位相　　　　　（３）アド
レス・コントロール・メモリアドレス変換テーブル第３図の構成１こ６けるアドレス変換の１例を示す図（
１６進）スイッチ回路ユニットの全体構成図時間スイッチ回路ユニットの全体構成図（１６進）第１１図第１３図 −船釣な時間スイッチ回路の動作説明図第１７図従来の時間スイッチ回路ユニットの構威例を示す図タイ
ム・スロットＴＳ１タイム・スロットＴＳ１のデータ構成の例を示す図タイ
ム・スロットＴＳ２

Claims

【特許請求の範囲】１、各タイムスロット毎にマルチフレーム位相を異にす
るマルチフレームからなるデータを入力してタイムスロ
ットの入れ換えを行なって出力するデータ・バッファ手
段（１）と、予め設定されたタイムスロットの入れ換え
情報に従って前記タイムスロットの入れ換えを制御する
タイムスロット・アドレス変換手段（２）とを有してな
る時間スイッチ回路において、前記各タイムスロット毎のマルチフレーム位相を検出す
るマルチフレーム位相検出手段（３）と、前記タイムス
ロット・アドレス変換手段（２）における前記タイムス
ロットの入れ換えの制御の際に、前記各タイムスロット
のマルチフレーム位相を揃えるようなタイムスロットの
入れ換えをも同時に行なわしめるように制御するマルチ
フレーム位相アドレス変換手段（４）とを有してなるこ
とを特徴とする時間スイッチ回路。２、各タイムスロット毎にマルチフレーム位相を異にす
るマルチフレームからなるデータを１マルチフレーム毎
に入力し、その後、出力する受信データ・バッファ手段
（５１）と、前記受信データ・バッファ手段（５１）におけるデータ
の各タイムスロット毎の入出力を制御する受信データ・
バッファ制御手段（５４）と、前記受信データ・バッフ
ァ手段（５１）から出力されたマルチフレームからなる
データを入力してタイムスロットの入れ換えを行なって
出力する時間スイッチ・データ・バッファ手段（５５）
と、予め設定されたタイムスロットの入れ換え情報に従
って１マルチフレーム内のタイムスロットの入れ換えを
制御するタイムスロット・アドレス変換手段（５６）と
を有してなる時間スイッチ回路において、前記受信データ・バッファ手段（５１）に入力する各タ
イムスロット毎のマルチフレーム位相を検出するマルチ
フレーム位相検出手段（５２）と、前記受信データ・バ
ッファ制御手段（５４）における前記受信データ・バッ
ファ手段（５１）からの各タイムスロット毎のデータの
出力の制御の際に、該各タイムスロットのマルチフレー
ム位相を揃えるようなタイムスロットの入れ換えを行な
うように制御するマルチフレーム位相アドレス変換手段
（５３）とを有してなることを特徴とする時間スイッチ
回路。３、各タイムスロット毎にマルチフレーム位相を異にす
るマルチフレームからなるデータを１マルチフレーム毎
に入力し、その後、出力する受信データ・バッファ手段
（６１）と、前記受信データ・バッファ手段（６１）に
おけるデータの各タイムスロット毎の入出力を制御する
受信データ・バッファ制御手段（６５）と、前記受信デ
ータ・バッファ手段（６１）から出力されたマルチフレ
ームからなるデータを送信する送信手段（６６）とを有
してなる時間スイッチ回路において、前記受信データ・
バッファ手段（６１）に入力する各タイムスロット毎の
マルチフレーム位相を検出するマルチフレーム位相検出
手段（６２）と、前記受信データ・バッファ制御手段（
６５）において、前記受信データ・バッファ手段（６１
）からの各タイムスロット毎のデータの出力の制御の際
に、予め設定されたタイムスロットの入れ換え情報に従
って１マルチフレーム内のタイムスロットの入れ換えを
行なうように制御する時間スイッチ・アドレス変換手段
（６４）と、前記時間スイッチ・アドレス変換手段（６４）において
、前記各タイムスロットのマルチフレーム位相を揃える
ようなタイムスロットの入れ換えをも同時に行なうよう
に制御するマルチフレーム位相アドレス変換手段（６３
）とを有してなることを特徴とする時間スイッチ回路。４、各タイムスロット毎にマルチフレーム位相を異にす
るマルチフレームからなるデータを１マルチフレーム毎
に入力し、その後、出力する受信データ・バッファ手段
（７１）と、前記受信データ・バッファ手段（７１）におけるデータ
の各タイムスロット毎の入出力を制御する受信データ・
バッファ制御手段（７４）と、前記受信データ・バッフ
ァ手段（７１）から出力されたマルチフレームからなる
データを１マルチフレーム毎に入力し、その後、送信す
るために出力する送信データ・バッファ手段（７５）と
、前記送信データ・バッファ手段（７５）におけるデー
タの各タイムスロット毎の入出力を制御する送信データ
・バッファ制御手段（７６）とを有してなる時間スイッ
チ回路において、前記受信データ・バッファ手段（７１）に入力する各タ
イムスロット毎のマルチフレーム位相を検出するマルチ
フレーム位相検出手段（７２）と、前記送信データ・バ
ッファ制御手段（７６）において、前記送信データ・バ
ッファ手段（７５）からの各タイムスロット毎のデータ
の出力の制御の際に、予め設定されたタイムスロットの
入れ換えの情報に従って１マルチフレーム内のタイムス
ロットの入れ換えを行なうように制御する時間スイッチ
・アドレス変換手段（７７）と、前記受信データ・バッファ制御手段（７４）において、
前記各タイムスロットのマルチフレーム位相を揃えるよ
うな入れ換えをも行なわしめるマルチフレーム位相アド
レス変換手段（７３）とを有してなることを特徴とする
時間スイッチ回路。５、各タイムスロット毎にマルチフレーム位相を異にす
るマルチフレームからなるデータを受信する受信手段（
８１）と、前記受信手段（８１）に受信されたマルチフ
レームからなるデータを１マルチフレーム毎に入力し、
その後、送信するために出力する送信データ・バッファ
手段（８２）と、前記送信データ・バッファ手段（８２
）におけるデータの各タイムスロット毎の入出力を制御
する送信データ・バッファ制御手段（８３）とを有して
なる時間スイッチ回路において、前記受信手段（８１）に受信された各タイムスロット毎
のマルチフレーム位相を検出するマルチフレーム位相検
出手段（８４）と、前記送信データ・バッファ制御手段（８３）において、
前記送信データ・バッファ手段（８１）からの各タイム
スロット毎のデータの出力の制御の際に、予め設定され
たタイムスロットの入れ換え情報に従って１マルチフレ
ーム内のタイムスロットの入れ換えを行なうように制御
する時間スイッチ・アドレス変換手段（８６）と、前記時間スイッチ・アドレス変換手段（８６）において
、前記各タイムスロットのマルチフレーム位相を揃える
ようなタイムスロットの入れ換えをも同時に行なうよう
に制御するマルチフレーム位相アドレス変換手段（８５
）とを有してなることを特徴とする時間スイッチ回路。