JPH0681118B2 - 多重化装置 - Google Patents
多重化装置Info
- Publication number
- JPH0681118B2 JPH0681118B2 JP28440288A JP28440288A JPH0681118B2 JP H0681118 B2 JPH0681118 B2 JP H0681118B2 JP 28440288 A JP28440288 A JP 28440288A JP 28440288 A JP28440288 A JP 28440288A JP H0681118 B2 JPH0681118 B2 JP H0681118B2
- Authority
- JP
- Japan
- Prior art keywords
- speed line
- data
- selector
- input
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は例えば400〜9600BPSの複数の入力データ（デ
イジタル信号）を複数の1.544MBPSのデータに多重化す
る多重化装置に関するものである。
イジタル信号）を複数の1.544MBPSのデータに多重化す
る多重化装置に関するものである。
第４図、第５図は特開昭61−163741号公報に示された従
来の多重化装置の全体図とその動作を説明する為のタイ
ムチヤート（フレーム構成）で、図に於いて、（１）は
多重化装置である。
来の多重化装置の全体図とその動作を説明する為のタイ
ムチヤート（フレーム構成）で、図に於いて、（１）は
多重化装置である。
第６図は従来の多重化装置の内部構成を示すブロツク図
で、図に於いて、（1a）〜（1n）は低速回線で、端末カ
ード（2a）〜（2n）にそれぞれ接続されている。入力バ
ス（３）、出力バス（４）は端末カード（2a）〜（2n）
に共通に接続されている。（５）は高速回線側カード、
（７）はタイミング制御回路で、どちらも入力バス
（３）、出力バス（４）に接続されている。（６）は高
速回線で、高速回線側カード（５）に接続されている。
また、タイミング制御回路（７）からはアドレスバス
（８）、同期クロツク（９）が出力され、アドレスバス
（８）は端末カード（2a）〜（2n）に接続され、同期ク
ロツク（９）は高速回線側カード（５）に接続されてい
る。
で、図に於いて、（1a）〜（1n）は低速回線で、端末カ
ード（2a）〜（2n）にそれぞれ接続されている。入力バ
ス（３）、出力バス（４）は端末カード（2a）〜（2n）
に共通に接続されている。（５）は高速回線側カード、
（７）はタイミング制御回路で、どちらも入力バス
（３）、出力バス（４）に接続されている。（６）は高
速回線で、高速回線側カード（５）に接続されている。
また、タイミング制御回路（７）からはアドレスバス
（８）、同期クロツク（９）が出力され、アドレスバス
（８）は端末カード（2a）〜（2n）に接続され、同期ク
ロツク（９）は高速回線側カード（５）に接続されてい
る。
次に動作について説明する。第５図のタイムチヤートに
はPCM信号の標準的な構成が示されている。ビツト構成
は１ビツトの同期ビツトと192ビツトのデータビツトで
１フレームを構成している。ここではさらに192ビツト
中の１ビツトを使用して同期ビツトを２とする。同期ビ
ツトに20フレームで１周期する符号を用いれば、20フレ
ーム毎の周期を検出できるようになる。１フレームは12
5μsecである為、１マルチフレームは2.5msecになる。
従つて、１マルチフレーム中の１ビツトは2.5msecに１
ビツトであるから、400BPSの情報を伝送できる。従つ
て、400×nBPSの伝送には１マルチフレーム中のｎビツ
トを割当てれば、低速度から高速度のデータを直接多重
化出来ることになる。１マルチフレーム中には193×20
＝3860ビツトのデータがある。
はPCM信号の標準的な構成が示されている。ビツト構成
は１ビツトの同期ビツトと192ビツトのデータビツトで
１フレームを構成している。ここではさらに192ビツト
中の１ビツトを使用して同期ビツトを２とする。同期ビ
ツトに20フレームで１周期する符号を用いれば、20フレ
ーム毎の周期を検出できるようになる。１フレームは12
5μsecである為、１マルチフレームは2.5msecになる。
従つて、１マルチフレーム中の１ビツトは2.5msecに１
ビツトであるから、400BPSの情報を伝送できる。従つ
て、400×nBPSの伝送には１マルチフレーム中のｎビツ
トを割当てれば、低速度から高速度のデータを直接多重
化出来ることになる。１マルチフレーム中には193×20
＝3860ビツトのデータがある。
次に第６図に於て、タイミング制御回路（７）にはこの
3860の周期でサイクリツクに動作しているカウンタを持
つていて、高速回線側カード（５）へは3860回に１回同
期クロツク（９）を送出している。又、タイミング制御
回路（７）は3860個あるこのカウンタ値毎に端末カード
（2a）〜（2n）のアドレスを対応させたメモリを持つて
おり、このメモリから出力されるアドレス値はアドレス
バス（８）を介して、各端末カード（2a）〜（2n）へ送
られる。このアドレス値は、端末カード（2a）〜（2n）
の中にあるアドレス・デコーダでそれぞれのカードのア
ドレス値と比較され、端末カード（2a）〜（2n）は自分
が選ばれた時のみ入力バス（３）と出力バス（４）を使
用できる。
3860の周期でサイクリツクに動作しているカウンタを持
つていて、高速回線側カード（５）へは3860回に１回同
期クロツク（９）を送出している。又、タイミング制御
回路（７）は3860個あるこのカウンタ値毎に端末カード
（2a）〜（2n）のアドレスを対応させたメモリを持つて
おり、このメモリから出力されるアドレス値はアドレス
バス（８）を介して、各端末カード（2a）〜（2n）へ送
られる。このアドレス値は、端末カード（2a）〜（2n）
の中にあるアドレス・デコーダでそれぞれのカードのア
ドレス値と比較され、端末カード（2a）〜（2n）は自分
が選ばれた時のみ入力バス（３）と出力バス（４）を使
用できる。
高速回線側カード（５）は、高速回線（６）から入力し
たデータから同期ビツトを検出して入力データを取り込
み、同期クロツク（９）に合わせて入力バス（３）へ入
力データを送る。又、出力の方は同期クロツク（９）に
合わせて同期ビツトを挿入し、出力バス（４）のデータ
を高速回線（６）へ送出する。
たデータから同期ビツトを検出して入力データを取り込
み、同期クロツク（９）に合わせて入力バス（３）へ入
力データを送る。又、出力の方は同期クロツク（９）に
合わせて同期ビツトを挿入し、出力バス（４）のデータ
を高速回線（６）へ送出する。
従来の多重化装置は以上のように構成されていたので、
高速回線が２本ある場合バス上でデータがぶつかつてし
まうという問題点があつた。
高速回線が２本ある場合バス上でデータがぶつかつてし
まうという問題点があつた。
この発明は上記のような問題点を解決する為になされた
もので、高速回線が２本あつてもバス上でデータがぶつ
からないようにする事を目的とする。
もので、高速回線が２本あつてもバス上でデータがぶつ
からないようにする事を目的とする。
この発明に係る多重化装置は高速回線側カードに同期ク
ロックが入力されるシフト・レジスタと、このシフト・
レジスタの出力が入力されるセレクタと、このセレクタ
の値を手動で設定する手段とを設け、このセレクタの出
力を高速度回線側カードの同期クロックとして使用する
ようにしたものである。
ロックが入力されるシフト・レジスタと、このシフト・
レジスタの出力が入力されるセレクタと、このセレクタ
の値を手動で設定する手段とを設け、このセレクタの出
力を高速度回線側カードの同期クロックとして使用する
ようにしたものである。
この発明に於けるシフト・レジスタは一方の同期クロツ
クを遅らせて他方の高速回線用データ転送が終わるまで
この同期クロツクを遅らせ、バス上でデータがぶつから
ないようにタイミングを制御することができる。
クを遅らせて他方の高速回線用データ転送が終わるまで
この同期クロツクを遅らせ、バス上でデータがぶつから
ないようにタイミングを制御することができる。
以下、この発明の一実施例を図について説明する。
第１図に於いて、（5a）は第１の高速回線側カード、
（5b）は第２の高速回線側カード、（6a）は第１の高速
回線、（6b）は第２の高速回線であり、（７）は各高速
度回線側カード（5a）（5b）で共通に使用する同期クロ
ック（９）を供給する手段としてのタイミング制御回路
である。第２の高速回線側カード（5b）内には、シフト
・レジスタ（10）とセレクタ（11）とこのセレクタ（1
1）の値を手動で設定する手段とが設けられシフト・レ
ジスタ（10）には同期クロツク（９）とセレクタ（11）
が接続されているので、シフト・レジスタ（10）にはタ
イミング制御回路（７）より同期クロック（９）が入力
しており、シフト・レジスタ（10）の出力はセレクタ
（11）に入力している。
（5b）は第２の高速回線側カード、（6a）は第１の高速
回線、（6b）は第２の高速回線であり、（７）は各高速
度回線側カード（5a）（5b）で共通に使用する同期クロ
ック（９）を供給する手段としてのタイミング制御回路
である。第２の高速回線側カード（5b）内には、シフト
・レジスタ（10）とセレクタ（11）とこのセレクタ（1
1）の値を手動で設定する手段とが設けられシフト・レ
ジスタ（10）には同期クロツク（９）とセレクタ（11）
が接続されているので、シフト・レジスタ（10）にはタ
イミング制御回路（７）より同期クロック（９）が入力
しており、シフト・レジスタ（10）の出力はセレクタ
（11）に入力している。
第２図は第１図の動作を説明する為のタイムチヤートで
あり、（13）は入力又は出力バス上データ、（14）は同
期クロツク、（15）はシフト後の同期クロツク、（16）
は第１の高速回線上のデータ、（17）は第２の高速回線
上のデータである。
あり、（13）は入力又は出力バス上データ、（14）は同
期クロツク、（15）はシフト後の同期クロツク、（16）
は第１の高速回線上のデータ、（17）は第２の高速回線
上のデータである。
次に動作について説明する。
第１及び第２の高速回線側カード（5a）、（5b）は第１
及び第２の高速回線（6a）、（6b）から入力したビツト
から、まず同期ビツトを検出して入力データを取り込
む。第１の高速回線側カード（5a）はタイミング制御回
路（７）から送られて来る同期クロツク（14）に合わせ
て、入力データを入力バス（３）に送出する。第１の高
速回線（6a）から送られて来るデータは、全てのビツト
がどの端末に割当てられているか予め決められているの
で、その総和であるデータ長は予め判つているから、第
２の高速回線側カード（5b）内のセレクタ（11）の値
を、このデータ長分遅れるように手動で設定しておく。
第２の高速回線側カード（5b）はシフト後の同期クロッ
ク（15）に同期して、入力データを入力バス（３）に送
出するので、入力又は出力バス上のデータ（13）に示さ
れるように、入力バス（３）上で第１の高速回線（6a）
からのデータと、第２の高速回線（6b）からのデータと
はぶつからない。
及び第２の高速回線（6a）、（6b）から入力したビツト
から、まず同期ビツトを検出して入力データを取り込
む。第１の高速回線側カード（5a）はタイミング制御回
路（７）から送られて来る同期クロツク（14）に合わせ
て、入力データを入力バス（３）に送出する。第１の高
速回線（6a）から送られて来るデータは、全てのビツト
がどの端末に割当てられているか予め決められているの
で、その総和であるデータ長は予め判つているから、第
２の高速回線側カード（5b）内のセレクタ（11）の値
を、このデータ長分遅れるように手動で設定しておく。
第２の高速回線側カード（5b）はシフト後の同期クロッ
ク（15）に同期して、入力データを入力バス（３）に送
出するので、入力又は出力バス上のデータ（13）に示さ
れるように、入力バス（３）上で第１の高速回線（6a）
からのデータと、第２の高速回線（6b）からのデータと
はぶつからない。
出力の方は、第１の高速回線上のデータ（16）に示され
るように、第１の高速回線側カード（5a）は同期クロツ
ク（14）に合わせて同期ビツトを挿入し、出力バス
（４）のデータを高速回線（6a）へ送出し、第２の高速
回線上のデータ（17）に示されるように、第２の高速回
線側カード（5b）はシフト後の同期クロツク（15）に合
わせて同期ビツトを挿入し、出力バス（４）のデータを
高速回線（6b）へ送出する。
るように、第１の高速回線側カード（5a）は同期クロツ
ク（14）に合わせて同期ビツトを挿入し、出力バス
（４）のデータを高速回線（6a）へ送出し、第２の高速
回線上のデータ（17）に示されるように、第２の高速回
線側カード（5b）はシフト後の同期クロツク（15）に合
わせて同期ビツトを挿入し、出力バス（４）のデータを
高速回線（6b）へ送出する。
第３図はこの発明の他の実施例を示したもので、タイミ
ング制御回路（７）とセレクタ（11）とをセレクタ信号
線（12）によつて接続されている点が第１図と相違す
る。
ング制御回路（７）とセレクタ（11）とをセレクタ信号
線（12）によつて接続されている点が第１図と相違す
る。
第１図の多重化装置ではセレクタの値を手動で設定して
いたが、第３図のものはタイミング制御回路（７）から
のセレクタ制御信号（12）を用いてセレクタ（11）の値
を設定するようにしている。タイミング制御回路（７）
は3860個のビツトの管理を行つているので、セレクタ
（11）の値を制御するのは簡単であり、このようにすれ
ば高速回線の等価的な伝送速度が変えられるので、バス
の有効的活用が行える。
いたが、第３図のものはタイミング制御回路（７）から
のセレクタ制御信号（12）を用いてセレクタ（11）の値
を設定するようにしている。タイミング制御回路（７）
は3860個のビツトの管理を行つているので、セレクタ
（11）の値を制御するのは簡単であり、このようにすれ
ば高速回線の等価的な伝送速度が変えられるので、バス
の有効的活用が行える。
なお、上記実施例では高速回線が２本ある場合について
説明したが、３本以上の場合でもよく、この場合同様に
シフト・レジスタ（10）を用いて、３つ以上の同期クロ
ツクをずらして、それぞれのデータが重ならないように
する事によつて上記実施例と同様の効果を奏する。
説明したが、３本以上の場合でもよく、この場合同様に
シフト・レジスタ（10）を用いて、３つ以上の同期クロ
ツクをずらして、それぞれのデータが重ならないように
する事によつて上記実施例と同様の効果を奏する。
以上のようにこの発明によれば、シフト・レジスタを用
いることによつて、高速回線が２本ある場合でも、入出
力バス上でデータがぶつからないで多重化することが出
来、又セレクタの値を自由に設定出来るので極めて効率
的であるという効果がある。
いることによつて、高速回線が２本ある場合でも、入出
力バス上でデータがぶつからないで多重化することが出
来、又セレクタの値を自由に設定出来るので極めて効率
的であるという効果がある。
第１図はこの発明の一実施例を示す多重化装置のブロツ
ク図、第２図は第１図の動作を説明する為のタイムチヤ
ート、第３図はこの発明の他の実施例を示す多重化装置
のブロツク図、第４図は従来の多重化装置の全体図、第
５図は従来の多重化装置の動作を説明する為のタイムチ
ヤート、第６図は従来の多重化装置のブロツク図であ
る。 図において、（１）は多重化装置、（1a）〜（1n）は低
速回線、（2a）〜（2n）は端末カード、（３）は入力バ
ス、（４）は出力バス、（５）は高速回線側カード、
（６）は高速回線、（７）はタイミング制御回路、
（８）はアドレスバス、（９）は同期クロツク、（10）
はシフト・レジスタ、（11）はセレクタ、（12）はセレ
クタ制御信号である。 なお、図中、同一符号は同一、又は相当部分を示す。
ク図、第２図は第１図の動作を説明する為のタイムチヤ
ート、第３図はこの発明の他の実施例を示す多重化装置
のブロツク図、第４図は従来の多重化装置の全体図、第
５図は従来の多重化装置の動作を説明する為のタイムチ
ヤート、第６図は従来の多重化装置のブロツク図であ
る。 図において、（１）は多重化装置、（1a）〜（1n）は低
速回線、（2a）〜（2n）は端末カード、（３）は入力バ
ス、（４）は出力バス、（５）は高速回線側カード、
（６）は高速回線、（７）はタイミング制御回路、
（８）はアドレスバス、（９）は同期クロツク、（10）
はシフト・レジスタ、（11）はセレクタ、（12）はセレ
クタ制御信号である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】複数の低速度回線側カードと、複数の高速
度回線側カードと、 前記各高速度回線側カードで共通に使用する同期クロッ
クを供給する手段とを有し、前記各低速度側カードの低
速度データをバスを介して前記各高速度側カードに高速
度データに速度変換して多重化伝送する多重化装置に於
いて、 前記各高速度回線側カードは、同期クロックが入力され
るシフト・レジスタと、該シフト・レジスタの出力が入
力されるセレクタと、該セレクタの値を手動で設定する
手段とを有し、該セレクタの出力を該高速度回線側カー
ドの同期クロックとして使用することを特徴とする多重
化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28440288A JPH0681118B2 (ja) | 1988-11-09 | 1988-11-09 | 多重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28440288A JPH0681118B2 (ja) | 1988-11-09 | 1988-11-09 | 多重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02130041A JPH02130041A (ja) | 1990-05-18 |
| JPH0681118B2 true JPH0681118B2 (ja) | 1994-10-12 |
Family
ID=17678106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28440288A Expired - Lifetime JPH0681118B2 (ja) | 1988-11-09 | 1988-11-09 | 多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681118B2 (ja) |
-
1988
- 1988-11-09 JP JP28440288A patent/JPH0681118B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02130041A (ja) | 1990-05-18 |
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