JPH0683511B2 - 時分割交換方式 - Google Patents
時分割交換方式Info
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- JPH0683511B2 JPH0683511B2 JP21564786A JP21564786A JPH0683511B2 JP H0683511 B2 JPH0683511 B2 JP H0683511B2 JP 21564786 A JP21564786 A JP 21564786A JP 21564786 A JP21564786 A JP 21564786A JP H0683511 B2 JPH0683511 B2 JP H0683511B2
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- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割交換方式に関し、特に通信チャネルの
再配置を無瞬断で実現できる交換方式に関するものであ
る。
再配置を無瞬断で実現できる交換方式に関するものであ
る。
時分割交換では、複数の信号を１本の共通線（ハイウェ
イ）上に時分割多重化する。この多重化順序の入れ替え
を位相変換あるいはタイムスロット変換と呼ぶ。タイム
スロット変換は、スイッチメモリを用いて実現すること
ができるが、そのためにはそのメモリに書き込むための
アドレスと、そのメモリから読み出すためのアドレス
を、各タイムスロットに合わせて制御する必要がある。
書き込みのアドレスは、タイムスロットに合わせて１か
ら順番にｎまで与えればよいため、タイムスロットごと
に１だけ増加するカウンタ回路を用いると、書き込みの
アドレス制御は簡単に実現できる。これに対して、読み
出しのアドレスの順番はタイムスロットの順番と全く関
係がないため、タイムスロットに応じた読み出しアドレ
スの対応表を持つ必要がある。
イ）上に時分割多重化する。この多重化順序の入れ替え
を位相変換あるいはタイムスロット変換と呼ぶ。タイム
スロット変換は、スイッチメモリを用いて実現すること
ができるが、そのためにはそのメモリに書き込むための
アドレスと、そのメモリから読み出すためのアドレス
を、各タイムスロットに合わせて制御する必要がある。
書き込みのアドレスは、タイムスロットに合わせて１か
ら順番にｎまで与えればよいため、タイムスロットごと
に１だけ増加するカウンタ回路を用いると、書き込みの
アドレス制御は簡単に実現できる。これに対して、読み
出しのアドレスの順番はタイムスロットの順番と全く関
係がないため、タイムスロットに応じた読み出しアドレ
スの対応表を持つ必要がある。
このように、時分割通話路にはハイウェイ上に多数のチ
ャネルが配置されるが、従来、通信中のチャネルを無瞬
断に再配置できる時分割交換方式は考えられていなかっ
た。もし、通信中に無瞬断でチャネル再配置ができるな
らば、群交換や保守管理のための回線編集や回線の一括
切り替え等を簡単に行うことができる。
ャネルが配置されるが、従来、通信中のチャネルを無瞬
断に再配置できる時分割交換方式は考えられていなかっ
た。もし、通信中に無瞬断でチャネル再配置ができるな
らば、群交換や保守管理のための回線編集や回線の一括
切り替え等を簡単に行うことができる。
本発明の目的は、このような問題を解決し、通信中チャ
ネルを必要に応じて再配置する場合に、交換機等で無瞬
断に通信を継続できる時分割交換方式を提供することに
ある。
ネルを必要に応じて再配置する場合に、交換機等で無瞬
断に通信を継続できる時分割交換方式を提供することに
ある。
上記目的を達成するため、本発明の時分割交換方式は、
読み出しまた書き込み制御手段と同一構成の通信中チャ
ネル再配置用読み出しまたは書き込み制御手段を備え、
入または出側時分割多重ハイウェイ上の通信チャネルを
他チャネルに無瞬断で切り替えるため、通信中チャネル
再配置後のチャネル変換制御情報を該通信中チャネル再
配置用読み出しまたは書き込み制御手段に設定した後、
該スイッチメモリの制御を該スイッチ読み出しまたは書
き込み制御手段から通信中チャネル再配置用読み出しま
たは書き込み制御手段に切り替え、両者の機能も交替し
て、以後、通信中チャネル再配置の要求ごとに両者を切
り替えることに特徴がある。
読み出しまた書き込み制御手段と同一構成の通信中チャ
ネル再配置用読み出しまたは書き込み制御手段を備え、
入または出側時分割多重ハイウェイ上の通信チャネルを
他チャネルに無瞬断で切り替えるため、通信中チャネル
再配置後のチャネル変換制御情報を該通信中チャネル再
配置用読み出しまたは書き込み制御手段に設定した後、
該スイッチメモリの制御を該スイッチ読み出しまたは書
き込み制御手段から通信中チャネル再配置用読み出しま
たは書き込み制御手段に切り替え、両者の機能も交替し
て、以後、通信中チャネル再配置の要求ごとに両者を切
り替えることに特徴がある。
本発明においては、入側の時分割多重ハイウェイ上の同
一フレーム内の通信情報を、出側の時分割多重ハイウェ
イ上で同じフレーム内に全て交換する場合に、通信中チ
ャネル再配置の必要性に応じて、通信中チャネル再配置
後のチャネル変換制御情報をチャネル再配置用読み出し
（または書き込み）制御回路に設定し、フレームを指示
する通信中チャネル再配置起動信号により、スイッチメ
モリの制御を、スイッチ読み出し（または書き込み）制
御回路から通信中チャネル再配置用読み出し（または書
き込み）制御回路に切り替えて、両者の機能を交替し、
以後、同じようにして、通信中チャネル再配置要求ごと
に、通信中チャネル再配置用読み出し（または書き込
み）制御回路とスイッチ読み出し（または書き込み）制
御回路を交互に切り替えて、スイッチメモリで無瞬断に
通信中チャネル再配置を行う。
一フレーム内の通信情報を、出側の時分割多重ハイウェ
イ上で同じフレーム内に全て交換する場合に、通信中チ
ャネル再配置の必要性に応じて、通信中チャネル再配置
後のチャネル変換制御情報をチャネル再配置用読み出し
（または書き込み）制御回路に設定し、フレームを指示
する通信中チャネル再配置起動信号により、スイッチメ
モリの制御を、スイッチ読み出し（または書き込み）制
御回路から通信中チャネル再配置用読み出し（または書
き込み）制御回路に切り替えて、両者の機能を交替し、
以後、同じようにして、通信中チャネル再配置要求ごと
に、通信中チャネル再配置用読み出し（または書き込
み）制御回路とスイッチ読み出し（または書き込み）制
御回路を交互に切り替えて、スイッチメモリで無瞬断に
通信中チャネル再配置を行う。
以下、本発明の実施例を、図面により詳細に説明する。
第１図は、本発明の一実施例を示す時分割交換機のブロ
ック図である。第１図において、11,12はスイッチメモ
リ、２はスイッチ書き込み制御回路、３はスイッチ読み
出し制御回路、４は通信中チャネル再配置用読み出し制
御回路、51,53,54はデコーダ、52はセレクタである。入
側時分割多重ハイウェイ上の同一フレーム内の通信情報
は、出側時分割多重ハイウェイ上の同じフレーム内に全
て交換する時分割交換回路として、スイッチメモリをダ
ブルバッファ化し、またスイッチ書き込み制御回路２を
シーケンシャルライト機能を備えたカウンタ回路で構成
し、スイッチ読み出し制御回路３をランダムリード機能
を有するランダムアクセスメモリで構成している。
第１図は、本発明の一実施例を示す時分割交換機のブロ
ック図である。第１図において、11,12はスイッチメモ
リ、２はスイッチ書き込み制御回路、３はスイッチ読み
出し制御回路、４は通信中チャネル再配置用読み出し制
御回路、51,53,54はデコーダ、52はセレクタである。入
側時分割多重ハイウェイ上の同一フレーム内の通信情報
は、出側時分割多重ハイウェイ上の同じフレーム内に全
て交換する時分割交換回路として、スイッチメモリをダ
ブルバッファ化し、またスイッチ書き込み制御回路２を
シーケンシャルライト機能を備えたカウンタ回路で構成
し、スイッチ読み出し制御回路３をランダムリード機能
を有するランダムアクセスメモリで構成している。
第１図において、入側時分割多重ハイウェイ上の通信情
報は、テコーダ回路51でフレーム周期ごとにスイッチメ
モリ11、またはスイッチメモリ12に交互に１フレームの
通信情報が書き込まれる。それと並行して、スイッチメ
モリ12またはスイッチメモリ11内の通信情報は、セレク
タ52でフレーム周期ごとに交互に出側時分割多重ハイウ
ェイ上に出力される。すなわち、スイッチメモリ11が書
き込み専用になっている場合、スイッチメモリ12は読み
出し専用となっている。なお、以下スイッチメモリ11,1
2のサイクルタイムは、最初がリードアクセスタイム、
次にライアクセスタイムとなる。
報は、テコーダ回路51でフレーム周期ごとにスイッチメ
モリ11、またはスイッチメモリ12に交互に１フレームの
通信情報が書き込まれる。それと並行して、スイッチメ
モリ12またはスイッチメモリ11内の通信情報は、セレク
タ52でフレーム周期ごとに交互に出側時分割多重ハイウ
ェイ上に出力される。すなわち、スイッチメモリ11が書
き込み専用になっている場合、スイッチメモリ12は読み
出し専用となっている。なお、以下スイッチメモリ11,1
2のサイクルタイムは、最初がリードアクセスタイム、
次にライアクセスタイムとなる。
書き込み制御は、スイッチ書き込み制御回路（カウンタ
回路）２の出力するシーケンシャルアドレスにより、通
信情報がスイッチメモリ11のアドレスに順番に書き込ま
れる。一方、読み出し制御は、スイッチ読み出し制御回
路３のランダムアドレスによりスイッチメモリ12から通
信情報がランダムに読み出される。
回路）２の出力するシーケンシャルアドレスにより、通
信情報がスイッチメモリ11のアドレスに順番に書き込ま
れる。一方、読み出し制御は、スイッチ読み出し制御回
路３のランダムアドレスによりスイッチメモリ12から通
信情報がランダムに読み出される。
入側時分割多重ハイウェイ上の通信中チャネルを再配置
しない期間中には、例えば、スイッチ読み出し制御回路
３が入、出側時分割多重ハイウェイ間のチャネル変換を
行う。スイッチ読み出し制御回路３は、通常のランダム
アクセスメモリで構成され、そのメモリアドレスは入側
時分割多重ハイウェイ上のチャネル番号を、またチャネ
ル変換制御情報は出側時分割多重ハイウェイ上のチャネ
ル番号を示す。
しない期間中には、例えば、スイッチ読み出し制御回路
３が入、出側時分割多重ハイウェイ間のチャネル変換を
行う。スイッチ読み出し制御回路３は、通常のランダム
アクセスメモリで構成され、そのメモリアドレスは入側
時分割多重ハイウェイ上のチャネル番号を、またチャネ
ル変換制御情報は出側時分割多重ハイウェイ上のチャネ
ル番号を示す。
スイッチ読み出し制御回路３から送出されるチャネル変
換制御情報は、フレーム信号FCKの制御信号により、フ
レームごとに交互にスイッチメモリ11と12に供給され
る。
換制御情報は、フレーム信号FCKの制御信号により、フ
レームごとに交互にスイッチメモリ11と12に供給され
る。
次に、入側時分割多重ハイウェイ上の通信チャネルを再
配置する場合、通信中チャネル再配置用読み出し制御回
路４にチャネル再配置後のチャネル変換情報を設定す
る。ここで、通信中チャネル再配置用読み出し制御回路
４は、スイッチ読み出し制御回路３と同一ハードウェア
構成である。従つて、通信中チャネル再配置用読み出し
制御回路４に供給されるアドレスは、入側時分割多重ハ
イウェイ上のチャネル番号を示し、制御情報は、出側時
分割多重ハイウェイ上のチャネル番号を示す。
配置する場合、通信中チャネル再配置用読み出し制御回
路４にチャネル再配置後のチャネル変換情報を設定す
る。ここで、通信中チャネル再配置用読み出し制御回路
４は、スイッチ読み出し制御回路３と同一ハードウェア
構成である。従つて、通信中チャネル再配置用読み出し
制御回路４に供給されるアドレスは、入側時分割多重ハ
イウェイ上のチャネル番号を示し、制御情報は、出側時
分割多重ハイウェイ上のチャネル番号を示す。
通信中チャネル再配置用読み出し制御回路４に、チャネ
ル再配置後のチャネル変換情報を設定した後、通信中チ
ャネル再配置起動信号を受信するが、スイッチ読み出し
制御回路３と通信中チャネル再配置用読み出し制御回路
４の切り替えタイミングは、通信中チャネル再配置が行
われたフレーム内の先頭の通信情報が出側時分割多重ハ
イウェイ上に読み出される寸前（フレームの切れ目）に
行われる。ただし、スイッチメモリ11,12の制御をラン
ダム書き込み、およびシーケンシャル読み出しにする場
合には、通信中チャネル再配置が行われたフレーム内の
先頭の通信情報がそのメモリスイッチ11,12に書き込ま
れる寸前に行われる。従って、通信中チャネル再配置が
行われるフレームの先頭チャネルを示すフレーム信号FC
Kと通信中チャネル再配置起動信号は同期して時分割交
換回路に入力され、次フレーム信号FCKで両者が切り替
わるとともに、両者の機能も切り替わる。
ル再配置後のチャネル変換情報を設定した後、通信中チ
ャネル再配置起動信号を受信するが、スイッチ読み出し
制御回路３と通信中チャネル再配置用読み出し制御回路
４の切り替えタイミングは、通信中チャネル再配置が行
われたフレーム内の先頭の通信情報が出側時分割多重ハ
イウェイ上に読み出される寸前（フレームの切れ目）に
行われる。ただし、スイッチメモリ11,12の制御をラン
ダム書き込み、およびシーケンシャル読み出しにする場
合には、通信中チャネル再配置が行われたフレーム内の
先頭の通信情報がそのメモリスイッチ11,12に書き込ま
れる寸前に行われる。従って、通信中チャネル再配置が
行われるフレームの先頭チャネルを示すフレーム信号FC
Kと通信中チャネル再配置起動信号は同期して時分割交
換回路に入力され、次フレーム信号FCKで両者が切り替
わるとともに、両者の機能も切り替わる。
第２図は、第１図における要部Ｓの詳細ブロック図であ
る。第２図において、６はフリップフロップ回路、７は
アンドゲート、８は切り替えタイミングカウンタ回路、
その他は第１図の同じ符号と同一のものを表わす。
る。第２図において、６はフリップフロップ回路、７は
アンドゲート、８は切り替えタイミングカウンタ回路、
その他は第１図の同じ符号と同一のものを表わす。
前述の動作により切り替えが完了した後、フリップフロ
ップ回路６、切り替えタイミングカウンタ回路８をリセ
ットする（各出力レベルを“0"レベルにする）。以後、
通信中チャネル再配置用読み出し制御回路４がスイッチ
メモリ11と12の制御を行うが、再度、通信中チャネル再
配置制御を行う場合、スイッチ読み出し制御回路３にチ
ャネル変換制御情報を設定し、上述と同じ制御を繰り返
し行う。なお、切り替えタイミングカウンタ回路８は、
通常の２進カウンタで簡単に実現可能である。
ップ回路６、切り替えタイミングカウンタ回路８をリセ
ットする（各出力レベルを“0"レベルにする）。以後、
通信中チャネル再配置用読み出し制御回路４がスイッチ
メモリ11と12の制御を行うが、再度、通信中チャネル再
配置制御を行う場合、スイッチ読み出し制御回路３にチ
ャネル変換制御情報を設定し、上述と同じ制御を繰り返
し行う。なお、切り替えタイミングカウンタ回路８は、
通常の２進カウンタで簡単に実現可能である。
第２図においては、スイッチ読み出し制御回路３がスイ
ッチメモリ11と12を制御している。ここで、デコーダ回
路53への供給信号が“0"レベルの場合、カウンタ回路２
のシーケンシャルアドレスがデコーダ回路59とセレクタ
回路58を経由して、スイッチ読み出し制御回路３に供給
され、チャネル変換制御情報が送出される。そして、読
み出されたチャネル変換制御情報は、セレクタ回路56を
経由してデコーダ回路55に送られる。デコーダ回路55で
は、フレーム信号FCKが供給されており、１フレームご
とに交互にスイッチメモリ11と12へ信号ルートが設定さ
れる。
ッチメモリ11と12を制御している。ここで、デコーダ回
路53への供給信号が“0"レベルの場合、カウンタ回路２
のシーケンシャルアドレスがデコーダ回路59とセレクタ
回路58を経由して、スイッチ読み出し制御回路３に供給
され、チャネル変換制御情報が送出される。そして、読
み出されたチャネル変換制御情報は、セレクタ回路56を
経由してデコーダ回路55に送られる。デコーダ回路55で
は、フレーム信号FCKが供給されており、１フレームご
とに交互にスイッチメモリ11と12へ信号ルートが設定さ
れる。
通信中チャネル再配置の必要が生じた場合、通信中チャ
ネル再配置用読み出し制御回路４に通信中チャネル再配
置後のチャネル変換制御情報を設定する。このとき、チ
ャネル変換制御情報は、フリップフロップ回路６の出力
が“0"レベルのため、デコーダ回路510を経由して、通
信中チャネル再配置用読み出し制御回路４に送られる。
一方、通信中チャネル再配置用読み出し制御回路４の書
き込みアドレスは、セレクタ回路57を経由して通信中チ
ャネル再配置用読み出し制御回路４に供給される。
ネル再配置用読み出し制御回路４に通信中チャネル再配
置後のチャネル変換制御情報を設定する。このとき、チ
ャネル変換制御情報は、フリップフロップ回路６の出力
が“0"レベルのため、デコーダ回路510を経由して、通
信中チャネル再配置用読み出し制御回路４に送られる。
一方、通信中チャネル再配置用読み出し制御回路４の書
き込みアドレスは、セレクタ回路57を経由して通信中チ
ャネル再配置用読み出し制御回路４に供給される。
通信中チャネル再配置後のチャネル変換制御情報が設定
されると、通信中チャネル再配置起動信号が、通信中チ
ャネル再配置を行う先頭フレームのフレーム信号FCKと
同期して時分割交換回路に入力される。すなわち、通信
中チャネル再配置起動信号は、フリップフロップ回路６
でラッチされ、出力レベルが“1"となる。この信号レベ
ルとフレーム信号FCK（“1"レベルに仮定）がアンドゲ
ート７に入力され、切り替えタイミングカウンタ回路８
のカウント値をアップする。そして、次フレーム信号FC
Kが切り替えタイミングカウンタ回路８に入力され、出
力レベルが"10"になると、セレクタ回路56、57、58、デ
コーダ回路59、510に制御信号“１“レベルを供給し、
通信中チャネル再配置を行った先頭フレームの通信情報
を出側時分割多重ハイウェイ上に読み出す前に、スイッ
チメモリ11と12の制御が通信中チャネル再配置用読み出
し制御回路４に切り替わる。そして、スイッチ読み出し
制御回路３は、通信中チャネル再配置用読み出し制御回
路４と機能も交替する。従って、次に通信中チャネル再
配置の必要が生じた場合、通信中チャネル再配置後のチ
ャネル変換制御情報をスイッチメモリ読み出し制御回路
３に設定し、上記と同じような制御を行う。
されると、通信中チャネル再配置起動信号が、通信中チ
ャネル再配置を行う先頭フレームのフレーム信号FCKと
同期して時分割交換回路に入力される。すなわち、通信
中チャネル再配置起動信号は、フリップフロップ回路６
でラッチされ、出力レベルが“1"となる。この信号レベ
ルとフレーム信号FCK（“1"レベルに仮定）がアンドゲ
ート７に入力され、切り替えタイミングカウンタ回路８
のカウント値をアップする。そして、次フレーム信号FC
Kが切り替えタイミングカウンタ回路８に入力され、出
力レベルが"10"になると、セレクタ回路56、57、58、デ
コーダ回路59、510に制御信号“１“レベルを供給し、
通信中チャネル再配置を行った先頭フレームの通信情報
を出側時分割多重ハイウェイ上に読み出す前に、スイッ
チメモリ11と12の制御が通信中チャネル再配置用読み出
し制御回路４に切り替わる。そして、スイッチ読み出し
制御回路３は、通信中チャネル再配置用読み出し制御回
路４と機能も交替する。従って、次に通信中チャネル再
配置の必要が生じた場合、通信中チャネル再配置後のチ
ャネル変換制御情報をスイッチメモリ読み出し制御回路
３に設定し、上記と同じような制御を行う。
このような制御を行うことにより、通信中チャネル再配
置が無瞬断で実現できる。この動作例を、次に説明す
る。
置が無瞬断で実現できる。この動作例を、次に説明す
る。
第３図、第４図および第５図は、本発明の時分割交換回
路における通信中チャネル再配置制御を示す動作図であ
る。いま、入、出側時分割多重ハイウェイ上の１フレー
ムのチャネル数を、３チャネルとする。各フレームのチ
ャネルの相対時間位置をタイムスロットと呼び、フレー
ムにおけるチャネル1,2,3の相対時間位置をT1,T2,T3タ
イムスロットで示す。フレーム１において、チャネル
１、チャネル２、チャネル３は、それぞれユーザX,Y,Z
により使用されている。フレームｉにおける通信情報
を、Xi,Yi,Ziとする。ユーザの通信情報X,Y,Zは、スイ
ッチメモリ11,12でチャネル変換され、出側時分割多重
ハイウェイ上のチャネル１にＹ、チャネル２にＺ、チャ
ネル３にＸのユーザの通信情報が送出される。
路における通信中チャネル再配置制御を示す動作図であ
る。いま、入、出側時分割多重ハイウェイ上の１フレー
ムのチャネル数を、３チャネルとする。各フレームのチ
ャネルの相対時間位置をタイムスロットと呼び、フレー
ムにおけるチャネル1,2,3の相対時間位置をT1,T2,T3タ
イムスロットで示す。フレーム１において、チャネル
１、チャネル２、チャネル３は、それぞれユーザX,Y,Z
により使用されている。フレームｉにおける通信情報
を、Xi,Yi,Ziとする。ユーザの通信情報X,Y,Zは、スイ
ッチメモリ11,12でチャネル変換され、出側時分割多重
ハイウェイ上のチャネル１にＹ、チャネル２にＺ、チャ
ネル３にＸのユーザの通信情報が送出される。
フレーム２は、通信中チャネル再配置を行ったフレーム
であり、チャネル１、チャネル２、チャネル３は、それ
ぞれユーザZ,X,Yに使用変更されている例である。
であり、チャネル１、チャネル２、チャネル３は、それ
ぞれユーザZ,X,Yに使用変更されている例である。
スイッチメモリ11,スイッチメモリ12は、３チャネル分
の通信情報を蓄積するメモリであり、A1,A2,A3はメモリ
アドレスを示している。スイッチ読み出し制御回路3,お
よび通信中チャネル再配置用読み出し制御回路４は、３
チャネル分のチャネル変換を行う制御メモリである。
の通信情報を蓄積するメモリであり、A1,A2,A3はメモリ
アドレスを示している。スイッチ読み出し制御回路3,お
よび通信中チャネル再配置用読み出し制御回路４は、３
チャネル分のチャネル変換を行う制御メモリである。
第３図においては、入、出側時分割多重ハイウェイ上の
フレーム１のT3タイムスロット時点におけるチャネル変
換動作を示し、第４図においては、通信中チャネル再配
置後のフレーム２におけるT3タイムスロット時点を示
し、第５図は通信中チャネル再配置後のフレーム３にお
けるT3タイムスロット時点を示している。
フレーム１のT3タイムスロット時点におけるチャネル変
換動作を示し、第４図においては、通信中チャネル再配
置後のフレーム２におけるT3タイムスロット時点を示
し、第５図は通信中チャネル再配置後のフレーム３にお
けるT3タイムスロット時点を示している。
また、入側時分割多重ハイウェイ上で通信中チャネル再
配置を行ったとしても、出側時分割多重ハイウェイ上の
フレームでは、チャネル再配置を行わないと仮定する。
なお、出側時分割多重ハイウェイ上で通信中チャネル再
配置を行う場合には、スイッチ読み出し制御回路３およ
び通信中チャネル再配置用読み出し制御回路４に設定す
るチャネル変換制御情報のみを変えることにより、簡単
に実現できる。
配置を行ったとしても、出側時分割多重ハイウェイ上の
フレームでは、チャネル再配置を行わないと仮定する。
なお、出側時分割多重ハイウェイ上で通信中チャネル再
配置を行う場合には、スイッチ読み出し制御回路３およ
び通信中チャネル再配置用読み出し制御回路４に設定す
るチャネル変換制御情報のみを変えることにより、簡単
に実現できる。
先ず、第３図においては、スイッチメモリ12に既に書き
込まれたフレーム０の通信情報X0がアドレスA1から読み
出され（リードサイクル）、出側時分割多重ハイウェイ
上のフレーム１のT3に格納される。次に、スイッチメモ
リ１のアドレスA3に入側時分割多重ハイウェイ上のフレ
ーム１の第３チャネルの情報Z1が書き込まれる（ライト
サイクル）。スイッチメモリ12からの読み出しは、カウ
ンタ回路２から送出されるシーケンシャルアドレスA3が
デコーダ回路59とセレクタ回路58を経由して、スイッチ
読み出し制御回路３のアドレスA3をアクセスし、チャネ
ル変換制御情報A1が読み出される。そして、この制御情
報は、セレクタ回路56,デコーダ回路55を経由して、ス
イッチメモリ12のアドレスA1をアクセスする。一方、ス
イッチメモリ11への書き込み制御は、カウンタ回路２か
ら送出される読み出しアドレスA3が、デコーダ回路54を
経由してスイッチメモリ11のアドレスA3に通信情報Z1を
書き込む。
込まれたフレーム０の通信情報X0がアドレスA1から読み
出され（リードサイクル）、出側時分割多重ハイウェイ
上のフレーム１のT3に格納される。次に、スイッチメモ
リ１のアドレスA3に入側時分割多重ハイウェイ上のフレ
ーム１の第３チャネルの情報Z1が書き込まれる（ライト
サイクル）。スイッチメモリ12からの読み出しは、カウ
ンタ回路２から送出されるシーケンシャルアドレスA3が
デコーダ回路59とセレクタ回路58を経由して、スイッチ
読み出し制御回路３のアドレスA3をアクセスし、チャネ
ル変換制御情報A1が読み出される。そして、この制御情
報は、セレクタ回路56,デコーダ回路55を経由して、ス
イッチメモリ12のアドレスA1をアクセスする。一方、ス
イッチメモリ11への書き込み制御は、カウンタ回路２か
ら送出される読み出しアドレスA3が、デコーダ回路54を
経由してスイッチメモリ11のアドレスA3に通信情報Z1を
書き込む。
通信中チャネル再配置用読み出し制御回路４には、入側
時分割多重ハイウェイのフレーム２から通信中チャネル
を再配置するために、チャネル変更後のチャネル変換制
御情報を予め設定しておく。出側時分割多重ハイウェイ
上でのチャネル再配置は行わないことを仮定しているの
で、通信中チャネル再配置用読み出し制御回路４のアド
レシA1には，スイッチメモリアドレスA3,アドレスA2に
は，スイッチメモリアドレスA1,アドレスA3には、スイ
ッチメモリアドレスA2を設定する。通信中チャネル再配
置が要求されると、この順序に再配置の制御が行われる
ことになる。
時分割多重ハイウェイのフレーム２から通信中チャネル
を再配置するために、チャネル変更後のチャネル変換制
御情報を予め設定しておく。出側時分割多重ハイウェイ
上でのチャネル再配置は行わないことを仮定しているの
で、通信中チャネル再配置用読み出し制御回路４のアド
レシA1には，スイッチメモリアドレスA3,アドレスA2に
は，スイッチメモリアドレスA1,アドレスA3には、スイ
ッチメモリアドレスA2を設定する。通信中チャネル再配
置が要求されると、この順序に再配置の制御が行われる
ことになる。
第４図において、通信中チャネル再配置を行ったフレー
ム２の通信情報は、スイッチメモリ12に書き込まれ（ラ
イトサイクル）、スイッチメモリ11から入側時分割多重
ハイウェイ上のフレーム１の通信情報が読み出される
（リードサイクル）。この場合、入側時分割多重ハイウ
ェイ上のフレーム１は、元の配置のままスイッチメモリ
11に書き込まれているが、次のフレーム２はチャネル再
配置が要求されているため、フレーム２をスイッチメモ
リ12に書き込むときには、通信中チャネル再配置用読み
出し制御回路４により制御される必要がある。すなわ
ち、スイッチメモリ11から通信情報X1が読み出されるま
で、スイッチ読み出し制御回路３が制御するが、次は通
信中チャネル再配置を行った通信情報をスイッチメモリ
12から読み出すので、それまでに、通信中チャネル再配
置用読み出し制御回路４にスイッチメモリのチャネル変
換制御を切り替える。従って、第４図ではまだ切り替わ
っていないため、入側時分割多重ハイウェイ上のフレー
ム２のT3の情報Y2は、カウンタ回路２から送出されたシ
ーケンシャルアドレスA3がデコーダ回路54を経由してス
イッチメモリ12からアドレスA3をアクセスすることによ
り書き込まれる。次に、カウンタ回路２から送出された
アドレスA3が、デコーダ回路59、セレクタ回路58を経由
して、スイッチ読み出し制御回路３のアドレスA3をアク
セスし、チャネル変換制御情報A1が読み出されると、こ
のチャネル変換制御情報がセレクタ回路56、デコーダ55
を経由してスイッチメモリ11のアドレスA1をアクセスす
ることにより、通信情報X1が読み出されて、出側分割多
重ハイウェイ上のフレーム２のT3に格納される。
ム２の通信情報は、スイッチメモリ12に書き込まれ（ラ
イトサイクル）、スイッチメモリ11から入側時分割多重
ハイウェイ上のフレーム１の通信情報が読み出される
（リードサイクル）。この場合、入側時分割多重ハイウ
ェイ上のフレーム１は、元の配置のままスイッチメモリ
11に書き込まれているが、次のフレーム２はチャネル再
配置が要求されているため、フレーム２をスイッチメモ
リ12に書き込むときには、通信中チャネル再配置用読み
出し制御回路４により制御される必要がある。すなわ
ち、スイッチメモリ11から通信情報X1が読み出されるま
で、スイッチ読み出し制御回路３が制御するが、次は通
信中チャネル再配置を行った通信情報をスイッチメモリ
12から読み出すので、それまでに、通信中チャネル再配
置用読み出し制御回路４にスイッチメモリのチャネル変
換制御を切り替える。従って、第４図ではまだ切り替わ
っていないため、入側時分割多重ハイウェイ上のフレー
ム２のT3の情報Y2は、カウンタ回路２から送出されたシ
ーケンシャルアドレスA3がデコーダ回路54を経由してス
イッチメモリ12からアドレスA3をアクセスすることによ
り書き込まれる。次に、カウンタ回路２から送出された
アドレスA3が、デコーダ回路59、セレクタ回路58を経由
して、スイッチ読み出し制御回路３のアドレスA3をアク
セスし、チャネル変換制御情報A1が読み出されると、こ
のチャネル変換制御情報がセレクタ回路56、デコーダ55
を経由してスイッチメモリ11のアドレスA1をアクセスす
ることにより、通信情報X1が読み出されて、出側分割多
重ハイウェイ上のフレーム２のT3に格納される。
第５図においては、入側時分割多重ハイウェイ上のフレ
ーム３の通信情報はスイッチメモリ11に書き込まれ、そ
れに並行して通信中チャネル再配置用読み出し制御回路
４がスイッチメモリ12から通信情報を読み出す。すなわ
ち、通信中チャネル再配置起動信号によりセレクタ58か
ら57に切り替えられているため、入側時分割多重ハイウ
ェイ上のフレーム３のT3の通信情報Y3は、カウンタ回路
２から送出されるシーケンシャルアドレスA3がデコーダ
回路54を経由して、スイッチメモリ11のアドレスA3をア
クセスすることにより、ここに書き込まれる。次に、カ
ウンタ回路２からのアドレスA3がデコーダ回路59、セレ
クタ回路57を経由して通信中チャネル再配置用読み出し
制御回路４のアドレスA3をアクセス、チャネル変換制御
情報A2が読み出されることにより、この制御情報A2がセ
レクタ回路56、デコーダ55を経由して，スイッチメモリ
12のアドレスA2をアクセスし、通信情報X2を読み出し
て、出側時分割多重ハイウェイ上のフレーム３のT3に格
納する。
ーム３の通信情報はスイッチメモリ11に書き込まれ、そ
れに並行して通信中チャネル再配置用読み出し制御回路
４がスイッチメモリ12から通信情報を読み出す。すなわ
ち、通信中チャネル再配置起動信号によりセレクタ58か
ら57に切り替えられているため、入側時分割多重ハイウ
ェイ上のフレーム３のT3の通信情報Y3は、カウンタ回路
２から送出されるシーケンシャルアドレスA3がデコーダ
回路54を経由して、スイッチメモリ11のアドレスA3をア
クセスすることにより、ここに書き込まれる。次に、カ
ウンタ回路２からのアドレスA3がデコーダ回路59、セレ
クタ回路57を経由して通信中チャネル再配置用読み出し
制御回路４のアドレスA3をアクセス、チャネル変換制御
情報A2が読み出されることにより、この制御情報A2がセ
レクタ回路56、デコーダ55を経由して，スイッチメモリ
12のアドレスA2をアクセスし、通信情報X2を読み出し
て、出側時分割多重ハイウェイ上のフレーム３のT3に格
納する。
この後、再度、通信中チャネル再配置が要求されたとき
には、通信中チャネル再配置用読み出し制御回路が４か
ら３に切り替り、それ以後は両方共、通信中チャネル再
配置用読み出し制御回路となる。
には、通信中チャネル再配置用読み出し制御回路が４か
ら３に切り替り、それ以後は両方共、通信中チャネル再
配置用読み出し制御回路となる。
この動作により、通信中チャネルの再配置を無瞬断に実
現することが可能となる。
現することが可能となる。
なお、本実施例では、スイッチメモリの書き込み制御を
シーケンシャルライト、読み出し制御をランダムリード
としても、同じように実現できる。また、入側時分割多
重ハイウェイ上の同一フレーム内に全て交換する時分割
交換回路であれば、スイッチメモリをダブルバッファと
する方式でなくても、本発明の構成法および制御方法を
実行することにより、通信中チャネルの再配置を無瞬断
に実現できる。
シーケンシャルライト、読み出し制御をランダムリード
としても、同じように実現できる。また、入側時分割多
重ハイウェイ上の同一フレーム内に全て交換する時分割
交換回路であれば、スイッチメモリをダブルバッファと
する方式でなくても、本発明の構成法および制御方法を
実行することにより、通信中チャネルの再配置を無瞬断
に実現できる。
〔発明の効果〕 以上説明したように、本発明によれば、無瞬断に通信中
チャネル配置を行うことができるので、群交換や保守管
理のための回線編集、回線の一括切り替えが実現でき
る。また、移動通信における通信中チャネル切り替え等
の応用も可能である。
チャネル配置を行うことができるので、群交換や保守管
理のための回線編集、回線の一括切り替えが実現でき
る。また、移動通信における通信中チャネル切り替え等
の応用も可能である。
第１図は本発明の一実施例を示す時分割交換方式の機能
ブロック図、第２図は第１図における要部の詳細ブロッ
ク図、第３図、第４図および第５図はそれぞれ本発明の
通信中チャネル再配置動作の説明図である。 12,12:スイッチメモリ、2:スイッチ書き込み制御回路
（カウンタ）、3:スイッチ読み出し制御回路、4:通信中
チャネル再配置用読み出し制御回路、51,53〜55,59,
510:デコーダ回路、52,56〜58:セレクタ回路、6:フリッ
プフロップ回路、7:アンドゲート、8:切り替えタイミン
グカウンタ回路。
ブロック図、第２図は第１図における要部の詳細ブロッ
ク図、第３図、第４図および第５図はそれぞれ本発明の
通信中チャネル再配置動作の説明図である。 12,12:スイッチメモリ、2:スイッチ書き込み制御回路
（カウンタ）、3:スイッチ読み出し制御回路、4:通信中
チャネル再配置用読み出し制御回路、51,53〜55,59,
510:デコーダ回路、52,56〜58:セレクタ回路、6:フリッ
プフロップ回路、7:アンドゲート、8:切り替えタイミン
グカウンタ回路。
Claims (1)
- 【請求項１】入側時分割多重ハイウェイ上の通信情報を
蓄積するスイッチメモリと、該スイッチメモリへの書き
込みを制御する書き込み制御手段と、該スイッチメモリ
の読み出しを制御する読み出し制御手段とを有し、該ス
イッチメモリのチャネル変換制御情報を該読み出しまた
は書き込み制御手段に記憶して、入側時分割多重ハイウ
ェイ上の同一フレーム内の通信情報を出側時分割多重ハ
イウェイ上の同一フレーム内に全て交換する時分割交換
方式において、該読み出しまたは書き込み制御手段と同
一構成の通信中チャネル再配置用読み出しまたは書き込
み制御手段を備え、入または出側時分割多重ハイウェイ
上の通信チャネルを他チャネルに無瞬断で切り替えるた
め、通信中チャネル再配置後のチャネル変換制御情報を
該通信中チャネル再配置用読み出しまたは書き込み制御
手段に設定した後、該スイッチメモリの制御を該スイッ
チ読み出しまたは書き込み制御手段から通信中チャネル
再配置用読み出しまたは書き込み制御手段に切り替え、
両者の機能も交替して、以後、通信中チャネル再配置の
要求ごとに、両手段を切り替えることを特徴とする時分
割交換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21564786A JPH0683511B2 (ja) | 1986-09-12 | 1986-09-12 | 時分割交換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21564786A JPH0683511B2 (ja) | 1986-09-12 | 1986-09-12 | 時分割交換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6370698A JPS6370698A (ja) | 1988-03-30 |
| JPH0683511B2 true JPH0683511B2 (ja) | 1994-10-19 |
Family
ID=16675867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21564786A Expired - Fee Related JPH0683511B2 (ja) | 1986-09-12 | 1986-09-12 | 時分割交換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0683511B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002320247A (ja) * | 2001-04-24 | 2002-10-31 | Fujitsu Ltd | クロスコネクト装置 |
-
1986
- 1986-09-12 JP JP21564786A patent/JPH0683511B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6370698A (ja) | 1988-03-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |