JPH01129698A - デイジタル交換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報速度の異なるデータ、音声、ＦＡＸ、映
像などのいわゆるマルチメディアの各種信号を同期多重
変換装置により、高能率に多元多重化して、高速ディジ
タル回線によって伝送する時分割多重化方式におけるデ
ィジタル交換回路に関するもので、任意所望のディジタ
ル多重化フレームを交換可能とするディジタル交換回路
に関するものである。

〔従来の技術〕

第６図は、ディジタル交換回路において用いられる周知
の時間スイッチの原理説明図である。同図において、入
力多重化信号は、カウンタＫにより順次切り替え制御さ
れる入力側スイッチを介してデータメモリＤＭに一定の
アドレス順序で書き込まれ、他方、アドレス制御メモリ
ＡＤＭに書き込まれている情報に従って出力側スイッチ
が任意のアドレス位置へ切り替えられ、そこから信号を
読み出し多重化して出力する。

このようにして、入力多重化信号のタイムスロットの順
序をアドレス制御メモリＡＤＭの読み出し制御に応じて
並べ替えることにより交換機能を実現している。この時
間スイッチは、主としてデータメモリＤＭとアドレス制
御メモリＡＤＭのメモリ素子（ランダムアクセスメモリ
）から構成されるのでメモリスイッチとも呼ばれる。

従来の情報通信ネットワークにおける交換機能を実現す
るディジタル交換回路は、ハードウェアの規模および制
御の簡易さの点から第７図に示すように、多重化回路Ｍ
ＵＸにより多重化された信号をそのタイムスロットを入
れ替えて交換し、分離回路ＤＭＵＸで分離して出力する
という、１種類のメモリスイッチＭＳにより構成された
ものであったので、回線交換の単位は１種類に制限され
ており、結果的に情報種別毎に異なるネットワーク構成
となっており、マルチメディアに対するネットワークの
統合化には適していない構成であった。

〔発明が解決しようとする問題点３ １種類のメモリスイッチにより、様々な情報を扱うこと
ができるように複数の回線交換単位を実現するためには
、各種情報速度の最大公約数の速度でメモリスイッチを
動作させることにより可能であるが、メモリスイッチの
容量が大きくなると共に、高速の信号に対する遅延時間
が大きくなるという欠点があった。

本発明の目的は、高速ディジタル専用回線を用いてマル
チメディアに対するネットワークの統合化を、経済的に
、かつ良好な特性で実現することを狙いとし、同期多重
変換装置において、様々な速度の情報を扱うことができ
るように複数の回線交換単位を実現するに当たり、従来
の回線交換回路の有していた、メモリスイッチの容量と
動作速度が大きくなると共に、高速の信号に対する遅延
時間が大きくなるという欠点を解決したディジクル交換
回路を提供することにある。更に時間と共に変化する回
線構成を実現するために、回線設定変更の容易なディジ
タル交換回路を提供することにある。

〔問題点を解決するための手段〕

上記目的達成のため、本発明では、多重化回路と、成る
第１の速度でのタイムスロット入れ替えを行う交換スイ
ッチとしての第１のメモリスイッチと、分離回路を備え
るほか、異なる第２の速度（一つとは限らず、一つまた
は複数）でタイムスロット入れ替えを行う第２のメモリ
スイッチ（−つまたは複数）と、前記第１および第２の
各メモリスイッチについてタイムスロット入れ替え情報
を供給して同期制御する制御回路とを備えた。

〔作用〕

多重化回路番ヨ、ディジタル多重化信号が複数個多重化
された信号（様々な速度をもつ信号）を少なくとも入力
され更に多重化して出力する。該多重化回路からの多重
化信号を入力された第１のメモリスイッチは、該多重化
信号について、成る第１の速度でのタイムスロット入れ
替えを行って出力する。該第１のメモリスイッチからの
タイムスロット入れ替えを行われた多重化信号は分離回
路に入力され、複数個の多重化信号に分離して出力され
る。

ここで第１のメモリスイッチからのタイムスロット入れ
替えを行われた多重化信号のうち、異なる第２の速度（
一つとは限らず、一つまたは複数）でタイムスロット入
れ替えを行う必要のある多重化信号（一つまたは複数）
については、該多重化信号を分離回路からそれぞれ分離
してきて第２のメモリスイッチ（一つまたは複数）に入
力し、それぞれの速度でそのタイムスロット入れ替えを
行い、更にその各出力を前記多重化回路に帰還して入力
させる。

そして制御回路は、前記第１および第２の各メモリスイ
ッチについて上述の如きタイムスロット入れ替えを行わ
せるようにタイムスロット入れ替え情報を供給して同期
制御する。その結果、前記多重化回路に入力された様々
な速度のディジタル多重化信号は、それぞれ前記分離回
路から前記のタイムスロット入れ替え情報により定まる
所定の方路に向けて交換出力される。

〔実施例〕

第１図は本発明の一実施例を示すブロック図である。同
図において、ＭＵＸＩ、ＭＵＸ２はそれぞれ多重化回路
、ＤＭＵＸＩ、ＤＭＵＸ２はそれぞれ分離回路、ＭＳＩ
は第１のメモリスイッチ（データメモリＤＭＩとアドレ
ス制御メモリＡＤＭ１により構成される）、ＭＳｉは第
１番目のメモリスイッチ（データメモリＤＭｉとアドレ
ス制御メモリＡ　Ｄ　Ｍ　ｉにより構成される）、ＭＳ
ｎは第ｎ番目のメモリスイッチ（データメモリＤ　Ｍ　
ｎとアドレス制御メモリＡＤＭｎにより構成される）、
ＣＯＮは回線交換制御回路、ＳＷＭは所要のタイムスロ
ット入れ替え情報を格納されている回線交換メモリ、で
ある。

次に交換動作を説明する。多重化回路ＭＵＸＩは、複数
のディジタル多重化信号（互いに異なった速度の信号を
含む）を選択多重化し、多重化信号として出力する。多
重化回路ＭＵＸ２は、前記多重化回路ＭＵＸ１からの多
重化信号と、後述のデータメモリＤＭｉ、ＤＭｎからの
多重化信号を入力され、多重化して第１の多重化信号と
してメモリスイッチＭＳＩに入力する。メモリスイッチ
ＭＳ１では、入力された第１の多重化信号について、第
１の速度でタイムスロット入れ替えを行った後、第２の
多重化信号として分離回路ＤＭＵＸ■へ出力する。分離
回路ＤＭＵＸ１では、入力された第２の多重化信号を分
離して出力する。

このとき、メモリスイッチＭＳＩからのタイムスロット
入れ替えを行って出力される多重化信号のうち、異なる
速度でタイムスロット入れ替えを行う必要のある多重化
信号は、分離回路ＤＭＵＸ１で分離されたら、その異な
る速度に応じて、データメモリＤＭｉ或いはＤ　Ｍ　ｎ
に入力されるように、予めメモリスイッチＭＳＩのアド
レス制御メモリＡＤＭＩにタイムスロット入れ替え情報
を回線交換制御回路ＣＯＮが回線交換メモリＳＷＭより
読み出して供給し、設定しておく。

今データメモリＤＭｉに、成る第ｉ速度でタイムスロッ
ト入れ替えを行う必要のある多重化信号が入力されたと
すると、該メモリＤＭｉにおいて、予めナトレス制御メ
モリＡ　Ｄ　Ｍ　ｉに設定されているタイムスロット入
れ替え情報に従って第ｉ速度でのタイムスロット入れ替
えが行われ、その出力は多重化回路ＭＵＸ２に入力され
る。このようにして第ｉ速度でのタイムスロット入れ替
えを行われた多重化信号は、今度は多重化回路ＭＵＸ２
を経てデータメモリＤＭＩに入力されると、そこで第１
の速度でのタイムスロット入れ替えを行われた結果、分
離回路ＤＭＵＸＩ、ＤＭＵＸ２を経て所定の出回線（方
路）へ交換出力されるよう、アドレス制御メモリＡＤＭ
Ｉにはタイムスロット入れ替え情報が回線交換制御回路
ＣＯＮによって、回線交換メモリＳＷＭから読み出され
て供給され設定されている。

データメモリＤＭｎに第ｎ速度でタイムスロット入れ替
えを行う必要のある多重化信号が入力された場合も同様
である。

第２図は、第１図におけるメモリスイッチ（例えばＭＳ
　ｉ）の具体例を示すブロック図である。

同図において、データメモリは、書き込み、読み出しを
交互に行う二つのデータメモリＤＭ　（１）。

ＤＭ　（２）により構成され、アドレス制御メモリは、
同様に二つのアドレス制御メモリＡＤＭ　（１）、ＡＤ
Ｍ　（２）により構成され、各アドレス制御メモリは、
回線交換メモリＳＷＭに格納されているタイムスロット
入れ替え情報を、回線交換制御回路ＣＯＮの制御により
、セレクタ５ｅＬ１で切り替えて入力され使用している
。セレクタ５ｅＬ２，５ｅＬ３もそれぞれ所要の選択切
り替えを行うためのものであることは容易に理解できる
であろう。

第３図は本発明の他の実施例を示すブロック図である。

第３図に示す実施例が第１図に示したそれと相違する点
は、第ｉメそりスイッチＭＳｉも、その入力側に多重化
回路ＭＵＸ３を、出力側に分離回路ＤＭＵＸ３を備え、
メモリスイッチＭＳｉにおいて第ｉ速度でタイムスロッ
ト入れ替えを行われた多重化信号のうちで、さらに異な
る第ｊ速度でタイムスロット入れ替えを行う必要のある
多重化信号を分離回路ＤＭＵＸ３から分離してきて第ｊ
メモリスイッチＭＳｊに入力し、ここで所要のタイムス
ロット入れ替えを行った後、多重化回路ＭＵＸ３に帰還
させて入力させるようにした点である。その他は第１図
に示した実施例と変わる所がない。

第４図は本発明の定量的な具体的実施例を示すブロック
図である。

一般に、マルチメディアとして、低速データ信号（情報
速度はｎ　Ｘ　３　、２ｋ　ｂ　／　ｓ　、例えば３．
２ｋｂ／ｓ、６．４ｋｂ／ｓ、１２．８ｋｂ／ｓ。

１９．２ｋｂ／ｓ等のＸ／Ｖシリーズデータ）、符号化
音声信号（情報速度はｎ　Ｘ　３　ｋ　ｂ　／　ｓ　、
例えば８　ｋ　ｂ　／　ｓ、１６ｋｂ、’ｓのＡＰＣＡ
Ｂ符号化音声、３２　ｋ　ｂ　／　ｓのＡＤＰＣＭ符号
化音声、６４　ｋ　ｂ　／　ｓのＰＣＭ符号化音声等）
、高速データ信号（情報速度はｎ　Ｘ　６４　ｋ　ｂ　
／　ｓ　、例えば６４ｋｂ／ｓ、３８４ｋｂ／ｓの符号
化映像信号、１５３６ｋｂ／ｓ、２０４８ｋｂ／ｓのＰ
ＢＸディジタル信号等）　、ＰＢＸに必要なチャンネル
制御用のシグナリング信号（情報速度はｎＸＱ、４ｋ　
ｂ　／　ｓ、例えば０　、４　ｋ　ｂ　／　ｓ、０　、
８　ｋ　ｂ　／　ｓ、のシグナリング信号）等の多重化
された信号が考えられる。

ここでは、低速データ信号として３．２ｋｂ／Ｓ、符号
化音声信号として８　ｋ　ｂ　／　ｓ　、高速データ信
号として６４　ｋ　ｂ　／　ｓ、チャンネル制御用のシ
グナリング信号として０．４　ｋ　ｂ／ｓ、の４種類の
速度の異なる信号を例にとり、これら４種類の信号が多
重化された信号を入力され、それぞれ　　　　　゛の速
度単位での交換（タイムスロット入れ替え）を行う場合
の実施例を第４図に示す。

また第４Ａ図は、第４図の実施例において交換せんとし
ている入力多重化信号（端末からの信号が６４　／　８
　／　３　、２　／　０　、４　ｋ　ｂ　／　ｓの速度
に変換・多重化された信号）の多重化バス上のタイムス
ロット構成と、タイムスロット入れ替え動作の説明図で
ある。

第４Ａ図において、■タイムスロット（８ビツト）単位
に６４ｋｂ／ｓ、８ｋｂ／ｓ、３．２ｋｂ　／　ｓ単位
の信号が多重化されており、０．４ｋｂ　／　ｓ単位の
信号は８　ｋ　ｂ　／　ｓ信号の１ピント中に多重化さ
れていることが認められるであろう。

また３　、　２ｋ　ｂ　／　ｓ信号のＴＳ（タイムスロ
ット）では、２０マルチフレームから構成されており、
３　、２　ｋ　ｂ　／　ｓ信号は１フレームを占有し、
６　、４　ｋ　ｂ　／　ｓ信号が含まれているとすれば
、それは２フレームを占有し、１２．８ｋｂ／ｓ信号も
含まれているとすれば、それは４フレームを占有してお
り、各フレーム単位でタイムスロットの入れ替えが行わ
れる。

８　ｋ　ｂ　／　ｓ信号の１ビット中に多重化されてい
る０　、　４　ｋ　ｂ　／　ｓ単位の信号は、やはり２
０マルチフレームから構成され、各フレーム単位でタイ
ムスロットの入れ替えが行われる。また８ｋ　ｂ　／　
ｓ信号のＴＳ（タイムスロット）では、１６ｋｂ／Ｓの
信号が含まれているとすれば、それは２ビ・７トを占有
しており、それぞれ１ビット単位でタイムスロットの入
れ替えが行われる。以上を念頭において、第４図を参照
する。

第４図において、メモリスイッチＭＳＩは、高速データ
信号５４　ｋ　ｂ　／　ｓについてタイムスロット入れ
替えを行うメモリスイッチである。この場合、１タイム
スロツトは８ビツトから成っているので、５４　ｋ　ｂ
　／　ｓのデータは８ｋｌｌｚ周期で書き込み、読み出
しが行われる。

メモリスイッチＭＳ２は、低速データ信号３゜２ｋｂ／
Ｓについてタイムスロ・ノド入れ替えを行うメモリスイ
ッチであり、メモリスイッチＭＳ３は符号化音声信号８
　ｋ　ｂ　／　ｓについてタイムスロット入れ替えを行
うメモリスイッチであり、メモリスイッチＭＳ４はチャ
ンネル制御用のシグナリング信号Ｑ　、　４　ｋ　ｂ　
／　ｓについてタイムスロット入れ替えを行うメモリス
イッチである。

以下、全体的動作を説明する。入力された多重化信号は
、８ｋＨｚ周期で各タイムスロットの書き込み、読み出
しを行う６４　ｋ　ｂ　／　ｓのメモリスイッチＭＳＩ
に入力され、その中から３．２ｋｂ／Ｓ系列のタイムス
ロットと３　ｋ、　ｂ　／　ｓ系列のタイムスロットだ
けが分離回路ＤＭＵＸ１を介して抜き出され、３　、２
　ｋ　ｂ　／　ｓ系列のタイムスロットはメモリスイッ
チＭＳ２へ、８　ｋ　ｂ　／　ｓ系列のタイムスロット
はメモリスイッチＭＳ３へ、それぞれ入力される。

メモリスイッチＭＳ２では、０．４ｋＨｚ周期でタイム
スロットの書き込み、読み出しを行ってタイムスロット
の順序を並べ替えた後、メモリスイッチＭＳＩへ戻され
る。メモリスイッチＭＳ３では、８ｋＨｚ周期でタイム
スロットの信号を１ビツトずつ書き込み、読み出しを行
い、信号の順序を並べ替えた後、メモリスイッチＭＳＩ
へ戻される。

更に、８　ｋ　ｂ　／　ｓ信号の中に多重化されていた
０　、　４　ｋ　ｂ　／　ｓの信号は、メモリスイッチ
ＭＳ４で、１ビツトずつ０．４ｋＨｚ周期で書き込み、
読み出しを行い、信号の順序を並べ替えた後、メモリス
イッチＭＳ３へ戻される。

各メモリスイッチは、タイムスロットの時間順序保存性
を確保するために、二つのデータメモリを使って交互に
書き込み、読み出しを行うダブルバッファ形式を採用し
ている。またアドレス制御メモリは、現用のタイムスロ
ット制御を行う第１のメモリと、次に切り替える回線交
換情報を格納しておくための予備用の第２のメモリと、
の二つで構成され回線交換メモリからの情報を予備用の
第２のメモリに予め格納しておく。

以上の動作により、任意の複数の多重化バス上の任意の
タイムスロットにある入力信号を、任意の複数の多重化
パス上の任意のタイムスロットに交換出力することが可
能となると共に、アドレス制御メモリを二つ用いること
により、時間予約による回線交換切り替えが可能となる
。

第５図は、既に説明した本発明の実施例の詳細構成を示
す模式図である。これについては改めて説明する必要は
ないであろう。

〔発明の効果〕

従来構成と比較して本発明によるディジタル交換回路に
ついて、メモリ容量、メモリ動作速度、信号遅延時間等
を評価する。なおメモリスイッチは、タイムスロットの
時間順序保存性を確保するために、二つのメモリで交互
に書き込み、読み出しを行うダブルバッファ形式とする
。

評価に当たっては、簡略化のために従来構成と、第１図
に示した本発明の一実施例とにより、６４ｋ　ｂ　／　
ｓ　、　３　、２　ｋ　ｂ　／　ｓ　、　８　ｋ　ｂ　
／　ｓの速度単位の回線交換を実現する場合を対象とす
る。

従来構成による回線交換回路で上記各種信号を処理する
ためには、各信号の情報速度の最大公約数は０　、４　
ｋ　ｂ　／　ｓであるので、メモリスイッチの書き込み
、読み出し速度単位は０　、４　ｋ　ｂ　／　ｓとなる
。多重化（入出力ハイウェイ）の情報速度をｘｋｂ／ｓ
（但し、ｘ＝３ｍＸ５４　　、ｍは整数であり、本発明
が適用されるマルチメディア多重化装置では、例えばｍ
＝１０２４とし、また６４　ｋ　ｂ　／　ｓ、３．２ｋ
ｂ／ｓ、８ｋｂ／ｓの速度単位の５４　ｋ　ｂ　／　ｓ
換算の回線数はそれぞれｍで等しいとする。）とすると
、メモリスイッチを構成するデータメモリの総容量Ｄｍ
１、データメモリのアドレス制御のためのアドレス制御
メモリの総容量Ｄａｌは、 Ｄｍｌ−（２Ｘ２０Ｘ８Ｘ３ｍ）ワード×１ビット Ｄａ　ｌ＝　（２０Ｘ８Ｘ３ｍ）ワードＸｌｏｇｚ　（
２０ｘ３ｘ３ｍ）ビット となる。

一方、本発明によるディジタル交換回路は三つのメモリ
スイッチの容量の和であり、データメモリの総容量Ｄｍ
２）データメモリのアドレス制御のためのアドレス制御
メモリの総容量Ｄａ２は、Ｄｍ２−（２Ｘ３ｍ）ワード
×８ビット＋（２Ｘ２０ｍ）ワード×８ビット ＋（２Ｘ８ｍ＞ワード×１ビット Ｄａ　２＝３ｍワードＸｌｏｇ２（３ｍ）ビット＋２０
ｍワード×１０ｇ、ｚ　（２０ｍ）ビット千８ｍワード
Ｘ　Ｉｏｇｚ　（８ｍ）ビットとなる。

ｍ＝１０２４の時、本発明の実施例の構成は、従来構成
に比べ、データメモリで２．５分の１、アドレス制御メ
モリで２１分の１のメモリ容量に削減が図れる。またメ
モリの動作速度では、８分の１以下に低減される。更に
信号の回線交換による遅延時間は、３．２ｋ　ｂ　／　
ｓ系列信号では１割の増加が生じるものの、３　ｋ　ｂ
　／　ｓ系列信号では２０分の３．５４　ｋ　ｂ　／　
ｓ信号では２０分の１に短縮される効果がある。

以上説明したように、本発明によるディジタル交換回路
の構成では、任意の複数の多重化バス上の任意のタイム
スロットにある入力信号を、任意の複数の多重化バス上
の任意のタイムスロ・ノドに交換出力する機能を、メモ
リ容量が少なく、動作速度の低いメモリスイッチにより
、信号に対して大きな遅延を生じることなく、実現でき
る利点がある。

また複数のアドレス制御メモリを、複数の回線交換メモ
リに格納した情報を用いて回線交換制御回路により切り
替え制御することにより、交換により設定する任意の回
線構成を時間予約等によりダイナミックに変更すること
が可能であり、本発明によるディジタル交換回路を用い
た同期多重変換装置により、ネットワークの効率的な運
用が実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるメモリスイッチ（例えばＭＳｉ）の具体
例を示すブロック図、第３図は本発明の他の実施例を示
すブロック図、第４図は本発明の定量的な具体的実施例
を示すブロック図、−第４Ａ図は第４図の実施例におい
て交換せんとしている入力多重化信号の多重化バス上の
タイムスロフト構成とタイムスロット入れ替え動作の説
明図、第５図は本発明の実施例の詳細構成を示す模式図
、第６図はディジタル交換回路において用いられる周知
の時間スイッチの原理説明図、第７図はディジタル交換
回路の従来例を示すブロック図、である。 符号の説明 ＭＵＸ・・・多重化回路、ＤＭＵＸ・・・分離回路、Ｍ
Ｓ・・・メモリスイッチ、ＤＭ・・・データメモリ、Ａ
ＤＭ・・・アドレス制御メモリ、ＣＯＮ・・・回線交換
制御メモリ、ＳＷＭ・・・回線交換メモリ。 代理人　弁理士　並　木　昭　夫 代理人　弁理士　松　崎　　　清 第４ノ ３ｖ化バスＬタイ／ −−“−こ−）−−二−−」１１−−１狙ｉ　８ｋｂ／
ｓイ１号訂Ｓ　　ｉ　　　　　　　　　ｉ８．０．４ｋ
ｋ＋／ｓイ８ＳＴ巾４Ｒ１６ｋｂ／Ｓ（ｊシ１目’ｉ　
　　　　　　　　１８にり／ｓ（八！ら　　ｌ　　　　
　Ｖ１１図 にフロ、、、ｌ−Ｊ尾方丸

Claims (1)

1. 【特許請求の範囲】 １）ディジタル多重化信号が複数個多重化された信号を
   少なくとも入力される多重化回路と、該多重化回路から
   の多重化信号を入力され或る第１の速度でのタイムスロ
   ット入れ替えを行って出力する第１のメモリスイッチと
   、該第１のメモリスイッチからのタイムスロット入れ替
   えを行われた多重化信号を入力され複数個の多重化信号
   に分離して出力する分離回路と、 前記第１のメモリスイッチからのタイムスロット入れ替
   えを行われた多重化信号のうち、異なる第２の速度（一
   つとは限らず、一つまたは複数）でタイムスロット入れ
   替えを行う必要のある多重化信号（一つまたは複数）に
   ついては、該多重化信号を前記分離回路からそれぞれ分
   離してきて入力されそれぞれの速度でそのタイムスロッ
   ト入れ替えを行い、その各出力を前記多重化回路に帰還
   して、前記のディジタル多重化信号の複数個多重化され
   た信号と共に、入力させる第２のメモリスイッチ（一つ
   または複数）と、 前記第１および第２の各メモリスイッチについて上述の
   如きタイムスロット入れ替えを行わせるようにタイムス
   ロット入れ替え情報を供給して同期制御する制御回路と
   、 から成り、前記多重化回路に入力されたディジタル多重
   化信号を、前記分離回路から前記タイムスロット入れ替
   え情報により定まる所定の方路に向けて交換出力するこ
   とを特徴とするディジタル交換回路。 ２）特許請求の範囲第１項記載のディジタル交換回路に
   おいて、前記第１および第２の各メモリスイッチは、前
   記制御回路における複数の交換情報格納メモリよりタイ
   ムスロット入れ替え情報を交互に切り替えて入力される
   二つのアドレス制御メモリと、書き込み、読み出しを交
   互に行い、そのためのアドレスを前記二つのアドレス制
   御メモリから選択的に供給される二つのデータメモリと
   、から成ることを特徴とするディジタル交換回路。 ３）特許請求の範囲第１項記載のディジタル交換回路に
   おいて、前記第２のメモリスイッチのうちの一つまたは
   複数は、その入力側に第２の多重化回路を、出力側に第
   ２の分離回路を備えると共に、該第２の分離回路から分
   離された多重化信号を入力されて異なる第３の速度でタ
   イムスロット入れ替えを行った後、前記第２の多重化回
   路へ帰還して入力させる第３のメモリスイッチを有し、
   該第３のメモリスイッチについても、前記制御回路から
   所要のタイムスロット入れ替え情報を供給して同期制御
   することを特徴とするディジタル交換回路。