JPS5949759B2 - 適応形フレ−ム同期方式 - Google Patents
適応形フレ−ム同期方式Info
- Publication number
- JPS5949759B2 JPS5949759B2 JP51135740A JP13574076A JPS5949759B2 JP S5949759 B2 JPS5949759 B2 JP S5949759B2 JP 51135740 A JP51135740 A JP 51135740A JP 13574076 A JP13574076 A JP 13574076A JP S5949759 B2 JPS5949759 B2 JP S5949759B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- frame synchronization
- speed line
- time
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04Q—SELECTING
- H04Q11/00—Selecting arrangements for multiplex systems
- H04Q11/04—Selecting arrangements for multiplex systems for time-division multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Time-Division Multiplex Systems (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は、適応形フレーム同期方式、特に低速回線の情
報と高速回線の情報とを、上記低速回線の周期ｋＴ。
報と高速回線の情報とを、上記低速回線の周期ｋＴ。
（但しには１以上の正数）にもとずいて１フレームとし
上記高速回線の周期ＩＴ、（但しｌは１以上の正数）に
もとずいて上記１フレーム内に属する１サブフレームと
し、時分割多重化して伝送する時分割多重伝送路におい
て、フレーム同期をとるに当つて、上記フレームと上記
サブフレームとを夫々互に独立に同期化せしめ、上記低
速回線に対する遅延量と上記高速回線に対する遅延量と
を夫々回線速度に対応できるようにした適応形フレーム
同期方式に関するものである。例えば各回線に対応して
夫々タイム・スロットを割当てた時分割多重伝送路にお
いてデータ交換一を行なう場合、フレーム同期をとるこ
とが必要である。該フレーム同期をとるに当つては、バ
ッファ・メモリを用いて入力と出力との間に遅延を与え
、出力側において各伝送路間で同期をとるよう制御され
る。この遅延時間は最大１フレーム長だ身け生ずること
になり、低速回線情報と高速回線情報とを１フレームと
して多重化されている場合、高速回線情報についての遅
延時間が問題となる。本発明は、上記の点を解決するこ
とを目的としており、上記データ交換のためのフレーム
同期化ｉに当つては、低速回線については低速回線間で
、また高速回線については高速回線間で同期をとれば足
りる点に着目し、各回線の遅延量を回線速度に対応でき
るようにすることを目的としている。そしてそのため、
本発明の適応形フレーム同期方θ式は低速回線の情報と
高速回線の情報とを、上記低速回線の周期ｋＴ。を１フ
レームとし上記高速回線の周期ＩＴ、を上記１フレーム
内に属する１サブフレームとして、時分割多重化して伝
送する時分割多重伝送路におけるフレーム同期方式にお
い１５て、上記時分割多重化された信号を各チャネル毎
に格納するバッファ・メモリとフレーム同期検出回路と
上記サブフレームを管理するサブフレーム管理部とをそ
なえ、上記フレームと上記サブフレームとを夫々互に独
立に同期化するよう制御せしめたことを特徴としている
。以下図面を参照しつつ説明する。第１図は低速回線と
高速回線とを時分割多重化する態様を説明する説明図、
第２図はデータ交換システムの概念を説明する説明図、
第３図はフレーム同期処理の概念を説明する説明図、第
４図Ａは従来公知のフレーム同期装置の一例、第４図Ｂ
は第４図Ａに示す構成の動作を説明する説明図、第５図
Ａは本発明によるフレーム同期装置の一実施例構成、第
５図Ｂは第５図Ａに示すフレーム同期装置の動作を説明
する説明図を表わす。
上記高速回線の周期ＩＴ、（但しｌは１以上の正数）に
もとずいて上記１フレーム内に属する１サブフレームと
し、時分割多重化して伝送する時分割多重伝送路におい
て、フレーム同期をとるに当つて、上記フレームと上記
サブフレームとを夫々互に独立に同期化せしめ、上記低
速回線に対する遅延量と上記高速回線に対する遅延量と
を夫々回線速度に対応できるようにした適応形フレーム
同期方式に関するものである。例えば各回線に対応して
夫々タイム・スロットを割当てた時分割多重伝送路にお
いてデータ交換一を行なう場合、フレーム同期をとるこ
とが必要である。該フレーム同期をとるに当つては、バ
ッファ・メモリを用いて入力と出力との間に遅延を与え
、出力側において各伝送路間で同期をとるよう制御され
る。この遅延時間は最大１フレーム長だ身け生ずること
になり、低速回線情報と高速回線情報とを１フレームと
して多重化されている場合、高速回線情報についての遅
延時間が問題となる。本発明は、上記の点を解決するこ
とを目的としており、上記データ交換のためのフレーム
同期化ｉに当つては、低速回線については低速回線間で
、また高速回線については高速回線間で同期をとれば足
りる点に着目し、各回線の遅延量を回線速度に対応でき
るようにすることを目的としている。そしてそのため、
本発明の適応形フレーム同期方θ式は低速回線の情報と
高速回線の情報とを、上記低速回線の周期ｋＴ。を１フ
レームとし上記高速回線の周期ＩＴ、を上記１フレーム
内に属する１サブフレームとして、時分割多重化して伝
送する時分割多重伝送路におけるフレーム同期方式にお
い１５て、上記時分割多重化された信号を各チャネル毎
に格納するバッファ・メモリとフレーム同期検出回路と
上記サブフレームを管理するサブフレーム管理部とをそ
なえ、上記フレームと上記サブフレームとを夫々互に独
立に同期化するよう制御せしめたことを特徴としている
。以下図面を参照しつつ説明する。第１図は低速回線と
高速回線とを時分割多重化する態様を説明する説明図、
第２図はデータ交換システムの概念を説明する説明図、
第３図はフレーム同期処理の概念を説明する説明図、第
４図Ａは従来公知のフレーム同期装置の一例、第４図Ｂ
は第４図Ａに示す構成の動作を説明する説明図、第５図
Ａは本発明によるフレーム同期装置の一実施例構成、第
５図Ｂは第５図Ａに示すフレーム同期装置の動作を説明
する説明図を表わす。
低速回線の情報と高速回線の情報とを時分割多重伝送路
（多元多重）上に乗せて伝送する場合、第１図図示の如
く低速回線の周期に対応して１フレームが構成され、該
ｌフレーム内にタイム・スカツトを割当てて上記低速回
線の情報と高速回線の情報とを乗せるようにされる。
（多元多重）上に乗せて伝送する場合、第１図図示の如
く低速回線の周期に対応して１フレームが構成され、該
ｌフレーム内にタイム・スカツトを割当てて上記低速回
線の情報と高速回線の情報とを乗せるようにされる。
このとき上記高速回線の情報について考慮すると、上記
１フレーム内にサブフレームが構成された形となる。上
記の如く時分割多重化されたデータを交換するに当つて
は、第２図および第３図に示す如くフレーム同期をとる
ことが必要となる。第２図において、１−１，・・・１
−Ｉ，ｌ−ｊは夫々交換機２．はフレーム同期装置、３
−ｌないし３−Ｉ，３−ｊは夫々時分割多重伝送路、４
，５は夫々入力信号、６，７は夫々フレーム同期化され
た出力信号を表わしている。例えば＃１交換機１−ｌと
＃ ｉ交換機１−ｉとこの間でデータを送受するに当つ
て＃ｊ交換機１一ｊを介して交換する如き場合、一般に
伝送路の長短などによつて＃ｊ交換機１−ｊにおいて入
力信号４と５との間で第２図図示の如く位相差が生じ、
相互にタイム・スロツトを合わせて交換する５ことがで
きな＜なる。
１フレーム内にサブフレームが構成された形となる。上
記の如く時分割多重化されたデータを交換するに当つて
は、第２図および第３図に示す如くフレーム同期をとる
ことが必要となる。第２図において、１−１，・・・１
−Ｉ，ｌ−ｊは夫々交換機２．はフレーム同期装置、３
−ｌないし３−Ｉ，３−ｊは夫々時分割多重伝送路、４
，５は夫々入力信号、６，７は夫々フレーム同期化され
た出力信号を表わしている。例えば＃１交換機１−ｌと
＃ ｉ交換機１−ｉとこの間でデータを送受するに当つ
て＃ｊ交換機１一ｊを介して交換する如き場合、一般に
伝送路の長短などによつて＃ｊ交換機１−ｊにおいて入
力信号４と５との間で第２図図示の如く位相差が生じ、
相互にタイム・スロツトを合わせて交換する５ことがで
きな＜なる。
このため、第２図図示の如く、フレーム同期装置２をも
うけ、フレーム同期化せしめた出力信号６，７を得るよ
うにし、＃ｊ交換機１−ｊに供給するようにする。フレ
ーム同期装置２における処理は第３図に示す如きものと
４考えてよい。即ち、フレーム同期装置２内には、第４
図や第５図を参照して後述する如く、各伝送路３−１な
いし３−ｉ毎に上記１フレーム内のタイム・スロツトに
対応する番地をもつバツフア・メモリがもうけられてい
る。そして第３図図示の如く入力信号４が伝送されてく
るとフレームの始端に当る第０番目のタイム・スロツト
が検出され、これを基準として当該伝送路３−ｌに対応
したバツフア・メモリ内の例えば第ｏ番地に書込まれる
。そして以下第１番目、第２番目・・・のタイム・スロ
ツトによつて情報が伝送されてくるたびに上記同じバツ
フア・メモリ内の第１番地、第２番地・ ・ ・・に書
込まれる。また伝送路３−ｉを介し・て入力信号５が伝
送されてくるとフレームの始端に当る第ｏ番目のタイム
・スロツトが検出され、これを基準として当該伝送路３
−ｉに対応したバツフア・メモリ内の例えば第０番地に
書込まれる。そして以下第１番目、第２番目・・・・・
・のタイム・スロツトによつて情報が伝送されて＜るた
びに同じバツフア・メモリ内の第１番地、第２番地・・
・に書込まれる。一方上記各バツフア・メモリの内容は
、夫．冫遅延を与えて同一タイミングで読出される。即
ち第３図図示の如くフレーム同期された出力信号６，７
が＃ｊ交換機１−ｊに供給されて交換される。第４図Ａ
，Ｂは、従来公知のフレーム同期装置とその動作説明図
である。
うけ、フレーム同期化せしめた出力信号６，７を得るよ
うにし、＃ｊ交換機１−ｊに供給するようにする。フレ
ーム同期装置２における処理は第３図に示す如きものと
４考えてよい。即ち、フレーム同期装置２内には、第４
図や第５図を参照して後述する如く、各伝送路３−１な
いし３−ｉ毎に上記１フレーム内のタイム・スロツトに
対応する番地をもつバツフア・メモリがもうけられてい
る。そして第３図図示の如く入力信号４が伝送されてく
るとフレームの始端に当る第０番目のタイム・スロツト
が検出され、これを基準として当該伝送路３−ｌに対応
したバツフア・メモリ内の例えば第ｏ番地に書込まれる
。そして以下第１番目、第２番目・・・のタイム・スロ
ツトによつて情報が伝送されてくるたびに上記同じバツ
フア・メモリ内の第１番地、第２番地・ ・ ・・に書
込まれる。また伝送路３−ｉを介し・て入力信号５が伝
送されてくるとフレームの始端に当る第ｏ番目のタイム
・スロツトが検出され、これを基準として当該伝送路３
−ｉに対応したバツフア・メモリ内の例えば第０番地に
書込まれる。そして以下第１番目、第２番目・・・・・
・のタイム・スロツトによつて情報が伝送されて＜るた
びに同じバツフア・メモリ内の第１番地、第２番地・・
・に書込まれる。一方上記各バツフア・メモリの内容は
、夫．冫遅延を与えて同一タイミングで読出される。即
ち第３図図示の如くフレーム同期された出力信号６，７
が＃ｊ交換機１−ｊに供給されて交換される。第４図Ａ
，Ｂは、従来公知のフレーム同期装置とその動作説明図
である。
図中の符号２はフレーム同期装置、３−１は伝送路、８
−１はバツフア・メモリであつて伝送路３−１に対応す
るもの、９−１はフレーム同期信号検出回路、１０一１
は読出しアドレス発生カウンタ、１１はクロツク源、Ｗ
ＡＤＲＳはライト・アドレス、ＲＡＤＲＳはリード・ア
ドレスを表わしている。また４は入力信号、６は出力信
号、Ｔａ，ｔｂ，・・・Ｔａ＋Ｍ，・・・Ｔａ＋２ｍ・
・・Ｔａ＋ （Ｓ−ｌ）・ｍは夫々タイム・スロツト、
Ｔａ，ｔａ＋Ｍ，ｔａ＋２ｍ・・・は高速回線に対応す
るタイム・スロツト、Ｔｂは低速回線に対応するタイム
・スロツト、Ｔｄ，はフレーム同期をとるための時間遅
れを表わしている。従来公知のフレーム同期装置２にお
いては、入力信号４における第０タイム・スロツトをフ
レーム同期信号検出回路９−１で検出し、以下各タイム
・スロツトに対応してライト・アドレスＷＡＤＲＳを順
次発する。
−１はバツフア・メモリであつて伝送路３−１に対応す
るもの、９−１はフレーム同期信号検出回路、１０一１
は読出しアドレス発生カウンタ、１１はクロツク源、Ｗ
ＡＤＲＳはライト・アドレス、ＲＡＤＲＳはリード・ア
ドレスを表わしている。また４は入力信号、６は出力信
号、Ｔａ，ｔｂ，・・・Ｔａ＋Ｍ，・・・Ｔａ＋２ｍ・
・・Ｔａ＋ （Ｓ−ｌ）・ｍは夫々タイム・スロツト、
Ｔａ，ｔａ＋Ｍ，ｔａ＋２ｍ・・・は高速回線に対応す
るタイム・スロツト、Ｔｂは低速回線に対応するタイム
・スロツト、Ｔｄ，はフレーム同期をとるための時間遅
れを表わしている。従来公知のフレーム同期装置２にお
いては、入力信号４における第０タイム・スロツトをフ
レーム同期信号検出回路９−１で検出し、以下各タイム
・スロツトに対応してライト・アドレスＷＡＤＲＳを順
次発する。
そして各番地にタイム・スロツトＴａ上の情報、タイム
・スロツトＴｂ上の情報、・・・を書込んでゆく。一方
第３図を参照して説明した如く、所望の遅延Ｔｄ，を与
え、読出しアドレス発生カウンタ１０−１の内容にもと
ずいてリード・アドレスＲＡＤＲＳが発せられ、第４図
Ｂ図示出力信号６の如くタイム・スロツトＴａ上の情報
、タイム・スロツトＴｂ上の情報、・・・と読出してゆ
く。この場合、フレーム同期をとるために必要な遅延Ｔ
ｄｌは最大１フレーム長を要することになる。この場合
、高速回線に対応するタイム・スカツトＴａ，ｔａ＋Ｍ
，・・・・・・，Ｔａ＋（Ｓ−１）・ｍについて考慮す
ると、Ｓ個のサブ・フレーム長だけ遅延せしめられるこ
とになり、該遅延を少なくすることが望まれる。第５図
は本発明の一実施例構成を示し、図中の符号２，３−１
，４，８−１，９−１，１０１，１１，ｔａ，ｔｂ，ｔ
ａ＋ｍ・・・は第４図に対応し、１２−１はサブフレー
ム書込み制御回路、１３１はサブフレーム読出し制御回
路、１４−１はサブフレーム制御情報バツフア回路を表
わしている。
・スロツトＴｂ上の情報、・・・を書込んでゆく。一方
第３図を参照して説明した如く、所望の遅延Ｔｄ，を与
え、読出しアドレス発生カウンタ１０−１の内容にもと
ずいてリード・アドレスＲＡＤＲＳが発せられ、第４図
Ｂ図示出力信号６の如くタイム・スロツトＴａ上の情報
、タイム・スロツトＴｂ上の情報、・・・と読出してゆ
く。この場合、フレーム同期をとるために必要な遅延Ｔ
ｄｌは最大１フレーム長を要することになる。この場合
、高速回線に対応するタイム・スカツトＴａ，ｔａ＋Ｍ
，・・・・・・，Ｔａ＋（Ｓ−１）・ｍについて考慮す
ると、Ｓ個のサブ・フレーム長だけ遅延せしめられるこ
とになり、該遅延を少なくすることが望まれる。第５図
は本発明の一実施例構成を示し、図中の符号２，３−１
，４，８−１，９−１，１０１，１１，ｔａ，ｔｂ，ｔ
ａ＋ｍ・・・は第４図に対応し、１２−１はサブフレー
ム書込み制御回路、１３１はサブフレーム読出し制御回
路、１４−１はサブフレーム制御情報バツフア回路を表
わしている。
本発明による処理は書き込みおよび読み出し側の両方に
よつて行なうものである。
よつて行なうものである。
以下に詳細に説明する。本発明のばあいにも入力信号４
におけ，る第０タイムスロツトをフレーム同期信号検出
回路９−１によつて検出し、これを基準にしてサブフレ
ーム書き込み制御回路１２−１はサブフレーム制御情報
バツフア回路１４−１からの指示に従つて、高速回線の
タイムスロツトＴａ，ｔａ＋Ｍ，ｔａ５＋２ｍ，・・・
・・・の情報は、バツフアメモリ８−１上のＴａ番地に
書き込む様ライト・アドレスＷＡＤＲＳを発生し、一方
低速回線のタイムスロツトＴｂの情報はＴｂ番地に書き
込む様ライト・アドレスＷＡＤＲＳを発生する。次に読
み出し処理は高速回線に対応するタイムスロツトと低速
回線に対応するタイムスロツトとを互いに独立に読み出
す様にする。
におけ，る第０タイムスロツトをフレーム同期信号検出
回路９−１によつて検出し、これを基準にしてサブフレ
ーム書き込み制御回路１２−１はサブフレーム制御情報
バツフア回路１４−１からの指示に従つて、高速回線の
タイムスロツトＴａ，ｔａ＋Ｍ，ｔａ５＋２ｍ，・・・
・・・の情報は、バツフアメモリ８−１上のＴａ番地に
書き込む様ライト・アドレスＷＡＤＲＳを発生し、一方
低速回線のタイムスロツトＴｂの情報はＴｂ番地に書き
込む様ライト・アドレスＷＡＤＲＳを発生する。次に読
み出し処理は高速回線に対応するタイムスロツトと低速
回線に対応するタイムスロツトとを互いに独立に読み出
す様にする。
つまり低速回線（；ついてフレーム同期をとるべく遅延
時間ＴｄＬを要する場合該所望の遅延時間Ｔｄ，を与え
た上バツフア・メモリ８−１上のＴｂ番地を読み出す様
にする。しかし高速回線についてフレーム同期をとるべ
く遅延時間ＴｄＨを与えるだけで足りるものとすると該
所望の遅延時間ＴｄＨを与えた上で、バツフア・メモリ
８−１上のＴａ番地を読み出す様にする。即ちクロツク
源１１からのクロツク信号を読み出しアドレス発生カウ
ンタ１０−１によつて力ウントしてリード・アドレスを
つくるが、このときサブフレーム読出し制御回路１３−
１はサブフレーム制御情報バツフア回路１４−１からの
指示により上記の如き読み出しを行なうべくリード・ア
ドレスＲＡＤＲＳを発してゆく。即ち上記書込み・読出
し処理は他の伝送路にも対応して行なわれることは言う
までもない。
時間ＴｄＬを要する場合該所望の遅延時間Ｔｄ，を与え
た上バツフア・メモリ８−１上のＴｂ番地を読み出す様
にする。しかし高速回線についてフレーム同期をとるべ
く遅延時間ＴｄＨを与えるだけで足りるものとすると該
所望の遅延時間ＴｄＨを与えた上で、バツフア・メモリ
８−１上のＴａ番地を読み出す様にする。即ちクロツク
源１１からのクロツク信号を読み出しアドレス発生カウ
ンタ１０−１によつて力ウントしてリード・アドレスを
つくるが、このときサブフレーム読出し制御回路１３−
１はサブフレーム制御情報バツフア回路１４−１からの
指示により上記の如き読み出しを行なうべくリード・ア
ドレスＲＡＤＲＳを発してゆく。即ち上記書込み・読出
し処理は他の伝送路にも対応して行なわれることは言う
までもない。
本発明によれば第５図Ｂ図示の遅延時間ＴｄＨは最大１
サブフレーム長となり、遅延時間ＴｄＬは最大１フレー
ム長となる。即ち回線速度に対応した遅れを与えるだけ
でフレーム同期を行なうことが可能となり、高速回線の
遅延時間を大幅に少なくすることが可能となる。また高
速回線については最大ｍ番地分を用意すれば足り、バツ
フア・メモリ８の容量を少なくすることが可能となる。
なお、本発明においては低速回線の情報と高速回線の情
報とを夫々分離した番地に書込んでおき、読出し時に連
続したタイム・スロツトを割振るようにしてもよいこと
は言うまでもない。
サブフレーム長となり、遅延時間ＴｄＬは最大１フレー
ム長となる。即ち回線速度に対応した遅れを与えるだけ
でフレーム同期を行なうことが可能となり、高速回線の
遅延時間を大幅に少なくすることが可能となる。また高
速回線については最大ｍ番地分を用意すれば足り、バツ
フア・メモリ８の容量を少なくすることが可能となる。
なお、本発明においては低速回線の情報と高速回線の情
報とを夫々分離した番地に書込んでおき、読出し時に連
続したタイム・スロツトを割振るようにしてもよいこと
は言うまでもない。
第１図は低速回線と高速回線とを時分割多重化する態様
を説明する説明図、第２図はデータ交換システムの概念
を説明する説明図、第３図はフレーム同期処理の概念を
説明する説明図、第４図Ａは従来公知のフレーム同期装
置の一例、第４図Ｂは第４図Ａに示す構成の動作を説明
する説明図、第５図Ａは本発明によるフレーム同期装置
の一実施例構成、第５図Ｂは第５図Ａに示すフレーム同
期装置の動作を説明する説明図を表わす。 図中、１は交換機、２はフレーム同期装置、３は伝送路
、４，５は入力信号、６，７は出力信号、８はバツフア
・メモリ、９はフレーム同期信号検出回路、１０は読出
しアドレス発生カウンタ、１１はクロツク源、１２はサ
ブフレーム書込み制御回路、１３はサブフレーム読出し
制御回路、１４はサブフレーム制御情報バツフア回路を
表わす。
を説明する説明図、第２図はデータ交換システムの概念
を説明する説明図、第３図はフレーム同期処理の概念を
説明する説明図、第４図Ａは従来公知のフレーム同期装
置の一例、第４図Ｂは第４図Ａに示す構成の動作を説明
する説明図、第５図Ａは本発明によるフレーム同期装置
の一実施例構成、第５図Ｂは第５図Ａに示すフレーム同
期装置の動作を説明する説明図を表わす。 図中、１は交換機、２はフレーム同期装置、３は伝送路
、４，５は入力信号、６，７は出力信号、８はバツフア
・メモリ、９はフレーム同期信号検出回路、１０は読出
しアドレス発生カウンタ、１１はクロツク源、１２はサ
ブフレーム書込み制御回路、１３はサブフレーム読出し
制御回路、１４はサブフレーム制御情報バツフア回路を
表わす。
Claims (1)
- １ 低速回線の情報と高速回線の情報とを、上記低速回
線の周期ＫＴ＿０を１フレームとし上記高速回線の周期
１Ｔ＿１を上記１フレーム内に属する１サブフレームと
して、時分割多重化して伝送する時分割多重伝送路にお
けるフレーム同期方式において、上記時分割多重化され
た信号を各チャネル毎に格納するバッファ・メモリとフ
レーム同期検出回路と上記サブフレームを管理するサブ
フレーム管理部とをそなえ、上記フレームと上記サブフ
レームとを夫々互に独立に同期化するよう制御せしめた
ことを特徴とする適応形フレーム同期方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51135740A JPS5949759B2 (ja) | 1976-11-11 | 1976-11-11 | 適応形フレ−ム同期方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51135740A JPS5949759B2 (ja) | 1976-11-11 | 1976-11-11 | 適応形フレ−ム同期方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5360502A JPS5360502A (en) | 1978-05-31 |
| JPS5949759B2 true JPS5949759B2 (ja) | 1984-12-04 |
Family
ID=15158753
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51135740A Expired JPS5949759B2 (ja) | 1976-11-11 | 1976-11-11 | 適応形フレ−ム同期方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5949759B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0329573Y2 (ja) * | 1983-08-19 | 1991-06-24 |
-
1976
- 1976-11-11 JP JP51135740A patent/JPS5949759B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0329573Y2 (ja) * | 1983-08-19 | 1991-06-24 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5360502A (en) | 1978-05-31 |
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