JPH03280796A - タイムスロット入替方式 - Google Patents
タイムスロット入替方式Info
- Publication number
- JPH03280796A JPH03280796A JP8264490A JP8264490A JPH03280796A JP H03280796 A JPH03280796 A JP H03280796A JP 8264490 A JP8264490 A JP 8264490A JP 8264490 A JP8264490 A JP 8264490A JP H03280796 A JPH03280796 A JP H03280796A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- data
- data exchange
- delay
- frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマルチアライナ機能が必要な交換機や伝送装置
において回線の交換をする際のタイムスロット入替方式
に関する。
において回線の交換をする際のタイムスロット入替方式
に関する。
従来のタイムスロット入替方式は、時間順序保存方式、
すなわち、Ｔ Ｓ Ｓ Ｉ （Ｔｉｍｅ ５ｌｏｔ ５
ｅｑｕｅｎｃｅ Ｉｎｔｅｇｒｉｔｙ）を保障するため
にデータ交換用メモリの２マルチフレーム分を使い、こ
の２マルチフレーム分のデータとシーケンシャルに書き
込む。
すなわち、Ｔ Ｓ Ｓ Ｉ （Ｔｉｍｅ ５ｌｏｔ ５
ｅｑｕｅｎｃｅ Ｉｎｔｅｇｒｉｔｙ）を保障するため
にデータ交換用メモリの２マルチフレーム分を使い、こ
の２マルチフレーム分のデータとシーケンシャルに書き
込む。
まず１マルチフレーム分書き込んだところでアドレスコ
ントロール用メモリの出力およびマルチフレームカウン
タの出力によりランダムに読み出すと同時に、次の１マ
ルチフレーム分のデータをデ−タ交換用メモリの上位ア
ト）７スに書き込むことにより、タイムスロッ（・入替
を実現１〜でいる、〔発明が解決しようとする課題〕 上述ｌ−だ従来のタイムスロット・入替方式はデータ交
換用メモリ容量が２マルチフレーム相当分必要となるの
で、メモリ容量が大きくなる」−に、装置内遅延が増大
する欠点がある８ 〔課題を解決するための手段〕 本発明のタイムスロット入替方式は交換機や伝送装置で
多重化された回線の交換をするタイムスロット入替方式
において、マルチフレーム相当の容量を有するデータ交
換用メモリと、前記データ交換用メモリへ入力されるデ
ータの前段に１フレーム分の遅延を与える遅延バッファ
と、遅延を与えられた前段のフレームデータと後段の遅
延のないフレームデ・−夕とを選択する第１のセレクタ
と、耐層データ交換用メモリの書き込みアトｌ／スの一
部を発生ずるシーケンシャルカウンタと、前記シ・−ケ
ンシャルカウンタに対応して前記データ交換用メモリの
読み出しアト１．＝スの一部を発生ずるアト）／スコン
ト・ロールメモリと、装置内のマルチフレーム位相を発
生ずるマルチフレ−ムカウンタと書き込みアトｌメスと
読出１−ア１用／スとをタイムスロットごとに交互に選
択ｌ−で前記データ交換用メモリのアドレスを与、える
第２のセ１．・フタとを有する。
ントロール用メモリの出力およびマルチフレームカウン
タの出力によりランダムに読み出すと同時に、次の１マ
ルチフレーム分のデータをデ−タ交換用メモリの上位ア
ト）７スに書き込むことにより、タイムスロッ（・入替
を実現１〜でいる、〔発明が解決しようとする課題〕 上述ｌ−だ従来のタイムスロット・入替方式はデータ交
換用メモリ容量が２マルチフレーム相当分必要となるの
で、メモリ容量が大きくなる」−に、装置内遅延が増大
する欠点がある８ 〔課題を解決するための手段〕 本発明のタイムスロット入替方式は交換機や伝送装置で
多重化された回線の交換をするタイムスロット入替方式
において、マルチフレーム相当の容量を有するデータ交
換用メモリと、前記データ交換用メモリへ入力されるデ
ータの前段に１フレーム分の遅延を与える遅延バッファ
と、遅延を与えられた前段のフレームデータと後段の遅
延のないフレームデ・−夕とを選択する第１のセレクタ
と、耐層データ交換用メモリの書き込みアトｌ／スの一
部を発生ずるシーケンシャルカウンタと、前記シ・−ケ
ンシャルカウンタに対応して前記データ交換用メモリの
読み出しアト１．＝スの一部を発生ずるアト）／スコン
ト・ロールメモリと、装置内のマルチフレーム位相を発
生ずるマルチフレ−ムカウンタと書き込みアトｌメスと
読出１−ア１用／スとをタイムスロットごとに交互に選
択ｌ−で前記データ交換用メモリのアドレスを与、える
第２のセ１．・フタとを有する。
次に本発明について図面を参照１７．て説明する。
第１図は本発明の一実施例の回路図である。図において
、多重化され′ｌ：＝データ入力信号は、入力側のマル
チフレーム位相と装置側のマルチフレ−ム位相が一致し
ているタイムスロットについて、遅延、バッファ２を通
ったデータが七１／クタ３により選択され、データ交換
用メモリ１に入力される。一方、マルチフレーム情報と
シーケンシャルカウンタ４の出力を合わせた書き込みア
ドレスがセレクタ７により選択されデータ交換用メモリ
１のＡＤＤから書き込まれる、読み出し側は、マルチフ
レームカウンタ６の出力とシーケンシャルカウンタ４の
出力に対応＋、て発生ずるアドレスコントロールメモリ
５の出力を合わせた読み出しアドレスがセレクタ７によ
り選択され、データ交換用メモリ〕から出力される。こ
の書き込み読み出し操作を交互に行なうことによりタイ
ムスロットの入替えおよびマルチフトームアライナ機能
を行なう。ここでマルチフレーム位相が書き込み側、読
み出し側で一致している場合のみＴＳＳＩを保障てきな
くなるために強制的に１フレーム遅延されている。
、多重化され′ｌ：＝データ入力信号は、入力側のマル
チフレーム位相と装置側のマルチフレ−ム位相が一致し
ているタイムスロットについて、遅延、バッファ２を通
ったデータが七１／クタ３により選択され、データ交換
用メモリ１に入力される。一方、マルチフレーム情報と
シーケンシャルカウンタ４の出力を合わせた書き込みア
ドレスがセレクタ７により選択されデータ交換用メモリ
１のＡＤＤから書き込まれる、読み出し側は、マルチフ
レームカウンタ６の出力とシーケンシャルカウンタ４の
出力に対応＋、て発生ずるアドレスコントロールメモリ
５の出力を合わせた読み出しアドレスがセレクタ７によ
り選択され、データ交換用メモリ〕から出力される。こ
の書き込み読み出し操作を交互に行なうことによりタイ
ムスロットの入替えおよびマルチフトームアライナ機能
を行なう。ここでマルチフレーム位相が書き込み側、読
み出し側で一致している場合のみＴＳＳＩを保障てきな
くなるために強制的に１フレーム遅延されている。
以上説明したように本発明は遅延バッファを用い、デー
タ交換用メモリをシングルバッファで動作させることに
より、メモリ容量を節約することができる。才な、装置
内遅延を最小におさえることができる効果がある。
タ交換用メモリをシングルバッファで動作させることに
より、メモリ容量を節約することができる。才な、装置
内遅延を最小におさえることができる効果がある。
第１図は本発明の一実施例のブロック図である。
１・・・データ交換用メモリ、２・・・遅延バッファ、
７・・・セレクタ、 ４・・・シーケンシャルカウンタ、 ５・・アドレスコンＩ・口・−ル用メモリ６・・・マル
チ フレームカウンタ。
７・・・セレクタ、 ４・・・シーケンシャルカウンタ、 ５・・アドレスコンＩ・口・−ル用メモリ６・・・マル
チ フレームカウンタ。
Claims (1)
- 交換機や伝送装置で多重化された回線の交換をするタイ
ムスロット入替方式において、マルチフレーム相当の容
量を有するデータ交換用メモリと、前記データ交換用メ
モリへ入力されるデータの前段に１フレーム分の遅延を
与える遅延バッファと、遅延を与えられた前段のフレー
ムデータと後段の遅延のないフレームデータとを選択す
る第１のセレクタと、前記データ交換用メモリの書き込
みアドレスの一部を発生するシーケンシャルカウンタと
、前記シーケンシャルカウンタに対応して前記データ交
換用メモリの読み出しアドレスの一部を発生するアドレ
スコントロールメモリと、装置内のマルチフレーム位相
を発生するマルチフレームカウンタと、書き込みアドレ
スと読出しアドレスとをタイムスロットごとに交互に選
択して前記データ交換用メモリのアドレスを与える第２
のセレクタとを有することを特徴とするタイムスロット
入替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8264490A JPH03280796A (ja) | 1990-03-29 | 1990-03-29 | タイムスロット入替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8264490A JPH03280796A (ja) | 1990-03-29 | 1990-03-29 | タイムスロット入替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03280796A true JPH03280796A (ja) | 1991-12-11 |
Family
ID=13780138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8264490A Pending JPH03280796A (ja) | 1990-03-29 | 1990-03-29 | タイムスロット入替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03280796A (ja) |
-
1990
- 1990-03-29 JP JP8264490A patent/JPH03280796A/ja active Pending
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