JPS6236933A - フレ−ム位相補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ディジタルデータのフレーム位相を補正す
るフレーム位相補正回路に関するものである。

（従来の技術） 第５図は、従来のフレーム位相補正回路を示し、同図に
おいて、ｌはメモリ、２はセレクタ、３はメモリ書込み
用カウンタ、４はメモリ読出し用カウンタ、５はクロッ
ク発振器、ａは入力信号、ｂは読出し／書込み切換信号
、ｄはカウンタ４の初期値設定信号、ｅはメモリ書込み
用アドレス信号、ｆはメモリ読出し用アドレス信号、ｇ
はメモリアドレス信号である。

次に動作について説明する。メモリ１への入力信号ａは
、読出し／書込み切換信号Ｃか書込みモードになった時
メモリ内に書き込まれる。

書き込みアドレスは、セレクタ２によって、メモリ書込
みカウンタ３の出力信号ｅがメモリアドレス線ｇに選択
接続されるので、カウンタ３により制御される。次に読
出し時には、メモリ読出しカウンタ４の出力ｆがメモリ
アドレス線ｇに選択接続されるので、カウンタ４の内容
によって読出す内容のアドレスが決められる。カウンタ
４には、初期値設定信号ｄが加えられているため、その
初期値に応じた位相でカウンタ４は動作している。

従って一般にカウンタ３，４は異なった値を示す。

カウンタ３．４にはクロック発振器５の出力が同時に加
えられているので、カウンタ３，４ば初期値で決まる一
定の差を保持したままカウント動作が行なわれる。従っ
て書込みデータａと読出しデータｂはこの一定の差に従
った遅延時間を持つ事になる。

〔発明が解決しようとする問題点〕

従来のフレーム位相補正回路は以上のように構成されて
いるので、すべてのデータが一様に遅延され、データの
性格、例えばその周期によっては不必要な遅延が発生す
るという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、データの性格に応じた最適の遅延量が得られ
るフレーム位相補正回路を得ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るフレーム位相補正回路は、データの性格
を記憶しているメモリと、該メモリの内容に応じてデー
タメモリよりデータを読出すタイミングを異なるように
制御するタイミング制御手段を設けたものである。

〔作用〕

この発明においては、タイミング制御手段がメモリの内
容に応じてデータを読出すタイミングを変えるから、デ
ータの内容に応じた最適の遅延量が与えられる。

〔実施例〕

以下この発明の一実施例を図について説明する。

第１図は本発明の一実施例によるフレーム位相補正回路
を示し、図において、第５図と同一符号は同一のものを
示す。６はデータの周期を示すメモリ、７はアドレス信
号線の一部を強制的に“Ｏ”にすることによりメモリ６
の内容によってデータメモリ１の格納データの区別を行
い、該区別されたデータを該メモリ１より読出ずタイミ
ングが異なるように制御するためのゲート（タイミング
制御手段）である。なお、ｈはアドレスのうち禁止され
るビット、ｉは禁止されない部分を示す。

なお第２図は、入出力データａ、ｂのフォーマット、第
３図は、メモリ１の内容を示す。

次に動作について説明する。入力信号ａは第２図のよう
に示されるものとする。第２図中の１゜・・・、ｎは入
力信号のフレームを示し、１フレームはＮビットからな
るものとする。このフレームによりさらに大きなフレー
ム（マルチフレーム）が構成され、１マルチフレームは
ｎフレームで構成するものとする。従って１マルチフレ
ームはｎ×・Ｎビットから成る。これらのビットはそれ
ぞれ別の情報を運ぶ事が出来る。

今、情報の割当てを同図に示すように、２種類に分類す
る。即ちそのうちの１つはＸで示されるように周期が短
く各フレーム毎に同一の種類のデータが発生するもの、
他の１つはｙ、ｚで示されるように、周期が長く、フレ
ーム内でのビットの番号が同じであってもマルチフレー
ムに依存して異なったデータを伝送しているものである
。最初のデータは、マルチフレーム中の内容がフレーム
単位でずれてもＸの位置はＸの位置にずれるので影響は
ないが、後者については例えば１っフレーム分位置がず
れれば、ｙの位置に２が来るため、ｙに対応する端末で
、２の信号が受信されてしまう。

第１図の装置における基本的な動作は従来のものと同じ
であるが、セレクタ２で選択されたアドレス情報ｅ又は
ｆが、２種類に分けられて、それぞれｈおよびｉで示さ
れる。伝送されるビットの性格が、マルチフレームに依
存するかどうかはメモリ６に記憶されており、セレクタ
２で選択されたアドレスは、メモリ６への入力アドレス
になっているため、メモリ６の出力はビット単位でのデ
ータの周期を出力する。データがマルチフレームによら
ず各フレーム毎に同じ種類のデータが現れる第２図Ｘの
場合に、メモリ６の出力が“０″となるようにしておけ
ば、アドレス信号りはＸのようなビットを伝送する場合
に、“０”となる。従ってメモリ１は下位アドレスｉの
みによって示される範囲で動作するようになる。

第３図にメモリｌの内容を示すが、それぞれＮビットで
区切られたブロックを想定する時、Ｘのデータは、第１
ブロツクの範囲でしか読出し／書込みされる事はなく、
ｙ、ｚのデータは１〜ｎのブロック全体を用いて読出し
／書込みされる。カウンタ３，４は、最大ＮＸｎ−１ビ
ツトの差を持つ事ができるので、データはそこまで遅延
させる事が出来る。従ってｙ、ｚの２種類の信号はマル
チフレーム単位での任意の位置まで遅延させる事ができ
る。Ｘの種類の信号はアドレスの範囲がＮまでの範囲に
限定されているので、遅延はフレーム単位でしか発生し
得ない。

この様子は第４図に示される。力うンタ３，４はＮＸｎ
ビットのカウントを行うが、ｙ、ｚの信号はｅ、又はｆ
のアドレスそのままで読出し／書込みされる。従って両
カウンタ３，４がＴＩの遅延時間を持てば該時間ＴＩの
差で同しアドレスが発生するから、結局Ｔ１の遅延がか
かる。Ｘのデータについては、ｈ＝ｏとなるから、ｉの
情報だけでアドレスがきまる。（Ａ１）のアドレスの差
Ｔ２で、メモリ１はアドレスされるため、実質的な遅延
はＴ２となる。

このように、本実施例では直列入力データはデータの周
期に応じたタイミングで遅延され、短周期のものは短い
遅延時間で、長周期のものは長い遅延時間が与えられる
ようにしたので、データの・周期に応じて最適な遅延量
が与えられ、不必要な遅延を解消することができる。

なお、上記実施例ではデータの周期が２種類の場合につ
いて説明したが、データの周期が３種類以上になっても
考え方を拡張できることは明らかである。

（発明の効果） 以上のようにこの発明に係るフレーム位相補正回路によ
れば、データの性格を記憶するメモリを設け、その内容
によってデータメモリの遅延量をコントロールするよう
にしたので、無駄な遅延を要することなくフレーム位相
の補正ができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるフレーム位相補正回路
の構成を示す図、第２図はフレームフォーマットを示す
図、第３図はメモリアドレスの配置を示す図、第４図は
第１図の装置の遅延メカニズムの説明図、第５図は従来
のフレーム位相補正回路の構成を示す図である。 図において、１はデータメモリ、２はセレクタ、３はメ
モリ書込み用カウンタ、４はメモリ読出し用カウンタ、
５はクロック発振器、６はメモリ、７はゲート（タイミ
ング制御手段）である。

Claims (1)

【特許請求の範囲】
1. （１）入力される多重化された直列データを一次的にデ
   ータメモリに格納し、格納とは異なるタイミングで記憶
   された内容を読出すことにより、データのフレーム位相
   を補正する回路において、データの周期等の性格を記憶
   しているメモリと、該メモリの内容によって上記格納さ
   れたデータの区別を行い該区別されたデータを上記メモ
   リより読出すタイミングが異なるように制御するタイミ
   ング制御手段とを備えたことを特徴とするフレーム位相
   補正回路。