JPH0376558B2 - - Google Patents
Info
- Publication number
- JPH0376558B2 JPH0376558B2 JP59132367A JP13236784A JPH0376558B2 JP H0376558 B2 JPH0376558 B2 JP H0376558B2 JP 59132367 A JP59132367 A JP 59132367A JP 13236784 A JP13236784 A JP 13236784A JP H0376558 B2 JPH0376558 B2 JP H0376558B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- register
- stage
- registers
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Communication Control (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はレジスタ、特にフアーストインフアー
ストアウトレジスタに関する（以下英字の頭文字
をとつてFIFOレジスタと記す）ものである。
ストアウトレジスタに関する（以下英字の頭文字
をとつてFIFOレジスタと記す）ものである。
（従来の技術）
非同期なシステム間でデータの受け渡しを行う
場合に、バツフアレジスタとしてFIFOレジスタ
を使用することにより個々のデータ転送に対する
制御を行わずにデータの受け渡しを行うことがで
きる。かかるFIFOレジスタはレジスタ内の前段
にデータがなければ順次データを後段の方につめ
て行くことによつて、レジスタの段数までのデー
タの蓄積を可能とし、出力は後段のレジスタから
順次行うものである。
場合に、バツフアレジスタとしてFIFOレジスタ
を使用することにより個々のデータ転送に対する
制御を行わずにデータの受け渡しを行うことがで
きる。かかるFIFOレジスタはレジスタ内の前段
にデータがなければ順次データを後段の方につめ
て行くことによつて、レジスタの段数までのデー
タの蓄積を可能とし、出力は後段のレジスタから
順次行うものである。
このようなデータ転送用のFIFOは高速動作が
望まれるのでシフトレジスタ的にデータ入力から
データ出力にデータがシフトされる型式のFIFO
が使用されている。
望まれるのでシフトレジスタ的にデータ入力から
データ出力にデータがシフトされる型式のFIFO
が使用されている。
第１図が従来技術を説明する図で、データレジ
スタ１０，１１，１２，１３とコントロールレジ
スタ２０，２１，２２，２３とを有した４段構成
をしている。コントロールレジスタ２０〜２３は
その段にデータがあることを記憶する機能と、前
後のコントロールレジスタを記憶内容からデータ
の転送を制御する機能を持つている。
スタ１０，１１，１２，１３とコントロールレジ
スタ２０，２１，２２，２３とを有した４段構成
をしている。コントロールレジスタ２０〜２３は
その段にデータがあることを記憶する機能と、前
後のコントロールレジスタを記憶内容からデータ
の転送を制御する機能を持つている。
各コントロールレジスタ２０，２１，２２，２
３は順に接続されデータのシフトに必要な信号を
供給し合う。初めコントロールレジスタ２０には
書込信号が加えられる。また、終段のコントロー
ルレジスタ２３には読出し信号が入力される。
３は順に接続されデータのシフトに必要な信号を
供給し合う。初めコントロールレジスタ２０には
書込信号が加えられる。また、終段のコントロー
ルレジスタ２３には読出し信号が入力される。
各コントロールレジスタから各段のデータレジ
スタにはそれぞれデータの転送制御の為の信号が
加えられている。
スタにはそれぞれデータの転送制御の為の信号が
加えられている。
データレジスタ１０，１１，１２，１３は順に
接続され、ある段の出力が次段のデータ入力とな
る。
接続され、ある段の出力が次段のデータ入力とな
る。
この構成でいま入力データが各データレジスタ
１０，１１，１２，１３にいつぱいに蓄積されて
いる時にデータを１つ読出す動作を考える。
１０，１１，１２，１３にいつぱいに蓄積されて
いる時にデータを１つ読出す動作を考える。
第２図がコントロールレジスタの記憶内容を示
す図である。データが在る場合にコントロールレ
ジスタの記憶内容がハイレベルを示すとすると時
刻ａまではデータが全てのレジスタ段にあること
がわかる。
す図である。データが在る場合にコントロールレ
ジスタの記憶内容がハイレベルを示すとすると時
刻ａまではデータが全てのレジスタ段にあること
がわかる。
次に、読出し信号が入力されると最終段のデー
タが読出されコントロールレジスタ２３はリセツ
トされ、最終段にデータがないことを示す。この
ことにより、前段からデータが最終段に転送さ
れ、同様に順次全てのデータが転送され時刻ｂで
３つのデータがデータレジスタ１１，１２，１３
にある状態となる。
タが読出されコントロールレジスタ２３はリセツ
トされ、最終段にデータがないことを示す。この
ことにより、前段からデータが最終段に転送さ
れ、同様に順次全てのデータが転送され時刻ｂで
３つのデータがデータレジスタ１１，１２，１３
にある状態となる。
例えば、この構成のFIFOで、次に読出すべき
有効なデータがあるかどうか知る必要があると
き、たとえば最終段のコントロールレジスタ２３
の記憶内容を参照しても時刻ａからｂの間では正
しく判定できない。
有効なデータがあるかどうか知る必要があると
き、たとえば最終段のコントロールレジスタ２３
の記憶内容を参照しても時刻ａからｂの間では正
しく判定できない。
（発明が解決しようとする問題点）
本発明の目的はかかる要求を満すべくFIFOの
データシフト中でもすぐに読出し可能なデータが
所定段のデータレジスタにあるかあるいは後段に
対し有効なデータがあるかを示すことができるレ
ジスタを実現するものである。
データシフト中でもすぐに読出し可能なデータが
所定段のデータレジスタにあるかあるいは後段に
対し有効なデータがあるかを示すことができるレ
ジスタを実現するものである。
（問題点を解決するための手段）
本発明によれば、複数のデータレジスタと、そ
れらに対応するコントロールレジスタとが従属接
続されたレジスタにおいて、所定段のコントロー
ルレジスタの出力でセツトされ、所定段の前段の
コントロールレジスタの出力で所定段からデータ
が転送される時にリセツトされるフリツプ・フロ
ツプを有するレジスタを得る。
れらに対応するコントロールレジスタとが従属接
続されたレジスタにおいて、所定段のコントロー
ルレジスタの出力でセツトされ、所定段の前段の
コントロールレジスタの出力で所定段からデータ
が転送される時にリセツトされるフリツプ・フロ
ツプを有するレジスタを得る。
（実施例）
次に図面を参照して本発明をより詳細に説明す
る。
る。
第３図は本発明の一実施例を示すもので、４段
のデータレジスタ１０，１１，１２，１３と、コ
ントロールレジスタ２０，２１，２２，２３と、
フリツプフロツプ３０と、NORゲート４０とを
含んでいる。データレジスタ１０，１１，１２，
１３とコントロールレジスタ２０，２１，２２，
２３との接続は第１図の従来例と同じ構成であ
る。本実施例ではデータがあるかどうかを示すフ
リツプ・フロツプ３０は最終段のデータレジスタ
１３のコントロールレジスタ２３に設けられてい
る。コントロールレジスタ２３の記憶回路からフ
リツプフロツプ３０のセツト信号が入力され、
NORゲート４０からフリツプ・フロツプ３０の
リセツト信号が入力される。
のデータレジスタ１０，１１，１２，１３と、コ
ントロールレジスタ２０，２１，２２，２３と、
フリツプフロツプ３０と、NORゲート４０とを
含んでいる。データレジスタ１０，１１，１２，
１３とコントロールレジスタ２０，２１，２２，
２３との接続は第１図の従来例と同じ構成であ
る。本実施例ではデータがあるかどうかを示すフ
リツプ・フロツプ３０は最終段のデータレジスタ
１３のコントロールレジスタ２３に設けられてい
る。コントロールレジスタ２３の記憶回路からフ
リツプフロツプ３０のセツト信号が入力され、
NORゲート４０からフリツプ・フロツプ３０の
リセツト信号が入力される。
NORゲート４０には読出し信号とコントロー
ルレジスタ２２の記憶回路の出力が入力される。
ルレジスタ２２の記憶回路の出力が入力される。
ここで、第４図に示すように、全てのデータレ
ジスタ１０，１１，１２，１３にデータが入つて
いる時にデータを順次読出していくとする。３つ
目のデータが読み出されるとコントロールレジス
タ２２がデータがないことを示す。この時刻ａで
はデータが一つ残つておりこの後読出し信号が入
るとNORゲート４０の入力が両方ロウレベルと
なりフリツプフロツプ３０がリセツトする。
ジスタ１０，１１，１２，１３にデータが入つて
いる時にデータを順次読出していくとする。３つ
目のデータが読み出されるとコントロールレジス
タ２２がデータがないことを示す。この時刻ａで
はデータが一つ残つておりこの後読出し信号が入
るとNORゲート４０の入力が両方ロウレベルと
なりフリツプフロツプ３０がリセツトする。
次にデータが入力されて読出し可能な状態、つ
まりコントロールレジスタ２３がデータがあるこ
とを示した時にフリツプフロツプ３０は再びセツ
トされる。このフリツプフロツプの値がセツトさ
れている間は常にデータを読むことができ非周期
なデータ授受をいつそう容易にすることができ
る。
まりコントロールレジスタ２３がデータがあるこ
とを示した時にフリツプフロツプ３０は再びセツ
トされる。このフリツプフロツプの値がセツトさ
れている間は常にデータを読むことができ非周期
なデータ授受をいつそう容易にすることができ
る。
（発明の効果）
以上、簡単な回路を付加したことで利用価値の
高いFIFOを実現できる。
高いFIFOを実現できる。
第１図は従来例を示すブロツク図、第２図はそ
のレジスタ内容の例を示すコントロールレジスタ
の出力のタイミングチヤートである。第３図は本
発明の一実施例を示すブロツク図、第４図はその
動作を示すタイミングチヤートである。 １０，１１，１２，１３……データレジスタ、
２０，２１，２２，２３……コントロールレジス
タ、３０……フリツプ・フロツプ、４０……イン
バータ。
のレジスタ内容の例を示すコントロールレジスタ
の出力のタイミングチヤートである。第３図は本
発明の一実施例を示すブロツク図、第４図はその
動作を示すタイミングチヤートである。 １０，１１，１２，１３……データレジスタ、
２０，２１，２２，２３……コントロールレジス
タ、３０……フリツプ・フロツプ、４０……イン
バータ。
Claims (1)
- 【特許請求の範囲】 １ 多段のデータレジスタと、各段毎接続されか
つその段のデータレジスタに有効なデータが存在
するかどうかを記憶しかつこの記憶内容により次
段のデータレジスタにデータが存在しない場合に
はデータを次段のデータレジスタに転送し、この
段のデータレジスタにデータが存在しない時前段
のデータレジスタにデータがあればデータを受け
取るというデータ転送の制御を行うコントロール
用レジスタと、所定段のコントロールレジスタの
その段のデータレジスタに有効データがあること
を示す出力で１安定状態になされ、その段のデー
タレジスタのデータが次段のデータレジスタに転
送される時に前段のデータレジスタにデータがな
いことを条件に他の安定状態になされるフリツプ
フロツプとを有することを特徴とするレジスタ。 ２ 前記所定段は最終段である特許請求の範囲第
１項記載のレジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132367A JPS6111998A (ja) | 1984-06-27 | 1984-06-27 | レジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132367A JPS6111998A (ja) | 1984-06-27 | 1984-06-27 | レジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6111998A JPS6111998A (ja) | 1986-01-20 |
| JPH0376558B2 true JPH0376558B2 (ja) | 1991-12-05 |
Family
ID=15079712
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132367A Granted JPS6111998A (ja) | 1984-06-27 | 1984-06-27 | レジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6111998A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0353942A3 (en) * | 1988-08-02 | 1991-01-16 | Advanced Micro Devices, Inc. | A ripple-through fifo memory |
-
1984
- 1984-06-27 JP JP59132367A patent/JPS6111998A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6111998A (ja) | 1986-01-20 |
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