JPH03191693A - ワード多重時間スイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイト多重等のワード単位で時分割多重化さ
れている信号を交換する時分割スイッチ構成を簡略化す
ることに関するものである。

〔従来の技術〕

従来、ハイウェイ上の通話信号の位相変換を行う時間ス
イッチとしては、刊行物「ディジタル交換方式」　（千
葉工人監修電子通信学会）４２ページ〜４４ページ記載
のものが知られている。第６図は従来技術による時間ス
イッチの構成を示すブロック図である。第６図によれば
、従来技術による時間スイッチは、５ビツトのカウンタ
６０１　と、信号入力が入力ハイウェイ６０８に、第１
〜第５の制御入力がカウンタ６０１の第１〜第５の出力
に接続されたデマルチプレクサ６０２と、第１〜第３２
の入力がデマルチプレクサ６０２の第１〜第３２の出力
に接続された通話路メモリ６０６と、第１〜第３の制御
入力がカウンタ６０１の第１〜第３の出力に、第１〜第
３２の信号入力が通話路メモリ６０６の第１〜第３２の
出力に接続され、出力が出力ハイウェイ６０９に接続さ
れたマルチプレクサ６０４と、第１．第２のアドレス入
力がカウンタ６０１の第４．第５の出力に接続され、第
１．第２の出力がマルチプレクサ６０４の第４．第５の
制御入力に接続された制御メモリ６１０　とからなる。

また、制御メモリ６１０は、制御メモリセル６０７と、
第１〜第４の信号入力が制御メモリ６０７の第１〜第４
の出力に、第１．第２の出力がマルチプレクサ６０４の
第４．第５の制御入力に接続されたマルチプレクサ６０
５とからなる。

第６図の時間スイッチにおいて、４つの信号が１フレー
ムに１ワード＝８ビツトでバイト多重された入力ハイウ
ェイ６０８上のタイムスロット８〜１５に多重化された
通話信号Ａを、出力ハイウェイ６０９上のタイムスロッ
ト０〜７に出力する場合について説明する。まず、デマ
ルチプレクサ６０２は、入力ハイウェイ６０８上のタイ
ムスロット８〜１５に多重化された通話信号Ａを、カウ
ンタ６０１の出力により通話路メモリ６０６のアドレス
＃８〜＃１５に書込む。

一方、図示していない制御系により、制御メモリセル６
０７めアドレス＃Ｏに“１″が書込まれているものとす
る。ここで、カウンタ６０１の出力がＯ〜７、すなわち
出力ハイウェイ６０９上のタイムスロット番号が０〜７
のとき、マルチプレクサ６０５は制御メモリセル６０７
のアドレス＃０に書込まれた１”を出力する。マルチプ
レクサ６０４はカウンタ６０１の第１〜第３の出力をア
ドレス下位３ビツトとし、マルチプレクサ６０５の第１
．第２の出力をアドレス上位２ビツトとして通話路メモ
リ６０６から通話信号を読みだす。

これにより、出力ハイウェイ６０９上のタイムスロット
θ〜７に通話信号Ａが出力される。

このように従来の時間スイッチによれば、バイト多重さ
れた４つの通話信号の時間順序を任意に入替えて出力す
ることができる。

〔発明が解決しようとする課題〕

以上水したようにバイト多重等のワード単位で時分割多
重化されている信号を交換する時分割スイッチにおいて
は、１フレーム中に含まれる通話路信号のビット数が多
い為、デマルチプレクサ６０２．マルチプレクサ６０４
の回路規模が大きくなるという問題があった。

本発明の目的は、このような問題を解決し、シーケンシ
ャルに情報を書込むデマルチプレクサまたは読み出すマ
ルチプレクサが不要となり、さらに、制御メモリにより
読み出しアドレスを指定するマルチプレクサ、または、
書込みアドレスを指定するデマルチプレクサも、回路規
模の小さなものですむワード多重時間スイッチを提供す
ることにある。

〔課題を解決するための手段〕

本発明のワード多重時間スイッチは、 入力ハイウェイに接続され、ワード長の整数倍の容量を
持ち、ワード長毎に出力を持つシフトレジスタと、複数
の入力に前記シフトレジスタのワード長毎の出力がそれ
ぞれ接続され、出力が出力ハイウェイに接続されたマル
チプレクサと、カウンタと、アドレス入力が前記カウン
タの出力に、出力が前記マルチプレクサの制御入力に接
続され、ハイウェイに出力する情報のワード単位のアド
レスを保持する制御メモリとからなることを特徴とする
。

この発明によれば、制御メモリには、このメモリのアド
レスに対応するタイムスロットへ出カスる情報が多重化
されているワード単位の入力タイムスロット番号を書込
んでおき、制御メモリの出力から出力タイムスロット番
号を引いた値をマルチプレクサの制御入力とすることが
できる。

あるいは、制御メモリには、このメモリのアドレスに対
応するタイムスロットへ出力する情報が多重化されたワ
ード単位の入力タイムスロット番号からあらかじめワー
ド単位の出力タイムスロット番号を引いた値を書込んで
おくことができる。

また本発明のワード多重時間スイッチは、入力がハイウ
ェイに接続されたデマルチプレクサと、カウンタと、ア
ドレス入力が前記カウンタの出力に、出力が前記デマル
チプレクサの制御入力に接続され、ハイウェイから入力
する情報を格納するワード単位のアドレスを保持してい
る制御メモリと、ワード長の整数倍の容量を持ち、ワー
ド長毎の入力に前記デマルチプレクサの出力がそれぞれ
接続されているシフトレジスタとからなることを特徴と
する。

この発明によれば、制御メモリには、このメモリのアド
レスに対応するタイムスロットから入力する情報が出力
されるワード単位の出力タイムスロット番号を書込んで
おき、制御メモリの出力から入力タイムスロット番号を
引いた値をマルチプレクサの制御入力とすることができ
る。

あるいは、制御メモリには、このメモリのアドレスに対
応するタイムスロットから入力する情報が多重化された
ワード単位の出力タイムスロット番号からあらかじめワ
ード単位の入力タイムスロット番号を引いた値を書込ん
でおくことができる。

また本発明によれば、シフトレジスタの容量は１フレー
ム長とし、あるいは２フレーム長であっても良い、また
、入力ハイウェイに接続された最初の１ワード分のシフ
トレジスタを省略することもできる。

〔作用〕

通話路信号を記憶する通話路メモリをシフトレジスタに
より構成し、ワード単位でタップを取り出し、そのタッ
プからの信号をワード単位で読み出すことにより、入力
信号を所望のアドレスに記憶する為のデマルチプレクサ
が不要となる。更に、出力する信号を選択するマルチプ
レクサも多重変分を選択すれば良い為、回路規模を小さ
くすることができる。

また、制御メモリの内容によりシフトレジスタに書込む
位置を選択し、シフトレジスタから直接出力を得ること
により、上記の回路と同様な効果が得られる。

さらに、シフトレジスタを２フレーム分持つことにより
、同一のフレームに入っている信号を同一のフレームに
入れて出力することができ、多元接続を行う場合などに
、情報の順序を保存して交換することができる。

〔実施例〕

以下に図面を参照して本発明のワード多重時間スイッチ
の実施例を説明する。

第１図は本発明の第１の実施例を示すブロック図である
。このワード多重時間スイッチは、入力ハイウェイ１０
０に縦続接続された８ビツトのシフトレジスタ１１０．
１１１．１１２と、第１の入力が入力ハイウェイ１００
に接続され、第２〜第４の入力がそれぞれシフトレジス
タ１１０〜１１２の出力に接続され、出力が出力ハイウ
ェイ１５０に接続されたマルチプレクサ１２０と、カウ
ンタ１３０と、アドレス入力がカウンタ１３０の出力に
接続され、出力がマルチプレクサ１２０の制御入力に接
続された制御メモリ１４０とからなる。

さらに、制御メモリ１４０は、制御メモリセル１４１と
、第１〜第４の入力が制御メモリセル１４２の第１〜第
４の出力に、制御入力がカウンタ１３０の出力に接続さ
れ、出力がマルチプレクサ１２０の制御入力に接続され
たマルチプレクサ１４２とからなる。

第２図に第１の実施例においてマルチプレクサ１２０に
与える制御信号の出力方法を示すタイミング図を示す。

ここでは第１図のワード多重時間スイッチにおいて、信
号Ａが入力ハイウェイ１００のワード位置１すなわちタ
イムスロット８〜１５に、信号Ｂが入力ハイウェイ１０
０のワード位置２すなわちタイムスロット１６〜２３に
、１ワード＝８ビツトでワード多重（バイト多重）され
ているものとする。そして、その信号Ａを出力ハイウェ
イ１５０のワード位ｔｏすなわちタイムスロット０〜７
に、（ｔ　号Ｂ　ヲ出力ハイウェイ１５０のワード位置
３すなわちタイムスロット２４〜３１に出力する場合を
考える。

第１図に示すように、入力ハイウェイ１００から入力さ
れたハイウェイ信号は順次シフトレジスタ１１０〜１１
２に記憶されていく。出力ワード位置を示しているカウ
ンタ１３０は、入力ハイウェイのワード位置０の信号が
シフトレジスタ１１２に記憶された時点でリセットされ
る。

本実施例においては、出力すべき情報が時間と共にシフ
トレジスタ１１０〜１１２を移動していく。

そのため、制御メモリ１４０に書込まれる読み出しアド
レス情報は、その移動骨を加味しておく必要がある。ま
ず、出力ワード位置Ｏでは入力ワード位置１の信号Ａは
アドレス＃ｌのシフトレジスタ１１１から出力される為
、制御メモリ１４０は出力すべき信号の入力ワード位置
１をマルチプレクサ１２０に出力する。これにより、信
号Ａは出力ワード位ＮＯに出力される。ワード位置３で
は、信号は３ワード分シフトされているため、次のフレ
ームの信号Ｂがマルチプレクサ１２０のアドレス＃３に
入って（る。したがって、制御メモリ１４０は出力すべ
き信号Ｂの入力ワード位置２から、法４で出力ワード位
置３を引いた値３をマルチプレクサ１２０に出力する。

これにより、信号Ｂは出力ワード位置３に出力される。

この動作は、出力すべき信号の入力ワード位置から出力
ワード位置を引いた値を図示していない制御系であらか
じめ計算し、制御メモリ１４０に書込むことにより、従
来と同様な制御メモリで実現できる。ただし、出力ハイ
ウェイの同一フレーム上の信号ＡとＢは異なる入力フレ
ームの信号である。

以上説明した実施例の構成では、入力ハイウェイ信号の
記憶をシフトレジスタ１１０〜１１２を用いて行うため
、ビット毎に書込みアドレスを指定するデマルチプレク
サが不要となり、さらに、読み出しアドレスを指定する
マルチプレクサもワード単位に選択できれば良いため、
回路規模が小さくなるという利点がある。

第３図は本発明の第２の実施例を示すブロック図である
。このワード多重時間スイッチは、入力ハイウェイ３０
０に縦続接続された８ビツトのシフトレジスタ３１０．
３１１．３１２と、第１の入力が入力ハイウェイ３００
に接続され、第２〜第４の入力がそれぞれシフトレジス
タ３１０〜３１２の出力に接続され、出力が出力ハイウ
ェイ３５０に接続されたマルチプレクサ３２０と、カウ
ンタ３３０と、アドレス入力がカウンタ３３０の出力に
接続された制御メモリ３４０と、被減算値入力に制御メ
モリ３４０の出力が、減算値入力にカウンタ３３０の出
力が接続され、出力がマルチプレクサ３２０の制御入力
に接続された減算器３６０とからなる。

さらに、制御メモリ３４０は制御メモリセル３４１と、
第１〜第４の入力が制御メモリセル３４１の第１〜第４
の出力に、制御入力がカウンタ３３０の出力に接続され
、出力が減算器３６０の被減算値入力に接続されたマル
チプレクサ３４２とからなる。

本実施例によれば、信号の交換動作は第１の実施例と同
様に行われる。さらに、出力すべき信号の入力ワード位
置から出力ワード位置を引いたものを制御信号としてマ
ルチプレクサ３２０に与える動作をハードウェア減算器
３６０で行う。このため、制御系での制御信号生成が従
来と同様にでき、従来の制御ソフトウェアをそのまま用
いることができるという利点がある。

第４図は本発明の第３の実施例を示すブロック図である
。このワード多重時間スイッチは、入力ハイウェイ４０
０に縦続接続された７個の８ビ、ントシフトレジスタ４
１０〜４１６と、第１の入力が入力ハイウェイ４００に
接続され、第２〜第８の入力がそれぞれシフトレジスタ
４１０〜４１６の出力に接続され、出力が出力ハイウェ
イ４５０に接続されたマルチプレクサ４２０と、カウン
タ４３０　と、アドレス入力がカウンタ４３０の出力に
接続され、出力がマルチプレクサ４２０の制御入力に接
続された制御メモリ４４０とからなる。

さらに、制御メモリ４４０は制御メモリセル４４１と、
第１〜第４の入力が制御メモリセル４４１の第１〜第４
の出力に、制御入力がカウンタ４３０の出力に接続され
、出力がマルチプレクサ４２０の制御入力に接続された
マルチプレクサ４４２とからなる。

第４図のワード多重時間スイッチにおいて、信号Ａが入
力ハイウェイ４００のワード位Ｉｔすなわちタイムスロ
ット８〜１５に、信号Ｂが入力ハイウェイ４００のワー
ド位Ｗ２すなわちタイムスロット１６〜２３に１ワード
＝８ビツトでワード多重（バイト多重）されているもの
とする。そして、その信号Ａを出力ハイウェイ４５０の
ワード位置０すなわちタイムスロットＯ〜７に、信号Ｂ
を出力ハイウェイ４５０のワード位置３すなわちタイム
スロット２４〜３１に出力する場合を考える。

この場合、制御メモリセル４４１のアドレス＃０゜＃３
には図示されていない制御系により、それぞれ出力すべ
き信号の入力ワード位置から出力ワード位置を引いた値
に、１フレーム中のワード数４を足した値５．３が書込
まれているものとする。

入力ハイウェイ４４０から入力されたハイウェイ信号は
、順次シフトレジスタ４１０〜４１６に記憶されていく
。出力ワード位置を示しているカウンタ４３０は、入力
ハイウェイのワード位置０の信号がシフトレジスタ４１
６に記憶された時点でリセットされる。出力ワード位置
０の時点では制御メモリ４４０から制御メモリセル４４
１のアドレス＃０に記憶されている値５が出力されるの
で、マルチプレクサ４２０により＃５の信号が選択され
、シフトレジスタ４１１の内容Ａが出力ハイウェイ４５
０に出力される。また、出力ワード位置３の時点では制
御メモリ４４０から値３が出力されるので、マルチプレ
クサ４２０により＃３の信号が選択され、シフトレジス
タ４１３の内容Ｂが出力ハイウェイ４５０に出力される
。

本実施例によれば、シフトレジスタを２フレーム分持つ
ことにより、入力の１フレ一ム分の情報全部を出力の１
フレ一ム分の時間記憶することができるため、同一の入
力フレームに入っている信号を同一の出力フレームに出
力することができる。

このため、多元接続を行う場合などに、情報の順序を保
存して交換することができるという利点がある。

第５図は本発明の第４の実施例を示すブロック図である
。このワード多重時間スイッチは、入力ハイウェイ５０
０に接続されたデマルチプレクサ５２０と、縦続接続さ
れ、更にそれぞれの入力がデマルチプレクサ５２０の第
１〜第３の出力に接続された８ビツトのシフトレジスタ
５１０．５１１．５１２と、シフトレジスタ５１２の出
力とデマルチプレクサ５２０の第４の出力に接続された
出力ハイウェイ５５０と、カウンタ５３０と、アドレス
入力がカウンタ５３０の出力に接続され、出力がデマル
チプレクサ５２０の制御入力に接続された制御メモリ５
４０とからなる。

さらに、制御メモリ５４０は、制御メモリセル５４１と
、第１〜第４の入力が制御メモリセル５４１の第１〜第
４の出力に、制御入力がカウンタ５３０の出力に接続さ
れ、出力がデマルチプレクサ５２０の制御入力に接続さ
れたマルチプレクサ５４２とからなる。

第１〜第３の実施例においてはシーケンシャルライト″
、ランダムリードのスイッチ構成について説明したが、
第４の実施例においてはランダムライト、シーケンシャ
ルリードのスイッチ構成を示している。

ここでは第４の実施例において、信号Ａが入力ハイウェ
イ５００のワード位置ｌすなわちタイムスロット８〜１
５にワード多重（バイト多重）されているものとする。

そして、その信号Ａを出力ハイウェイ５５０のワード位
置Ｏに出力する場合を考える。

シフトレジスタ５１０〜５１２に格納すべき信号の出力
ワード位置０から入力ワード位置１を法４で引いた値３
を図示していない制御系であらかじめ計算し、制御メモ
リセル５４１のアドレス＃１に書込む。

カウンタ５３０を入力ハイウェイ５００のワード位置０
でリセットする。すると、入力ハイウェイのワード位置
１では、制御メモリ５４０はアドレス＃１に記憶された
制御信号３を出力する。すると、信号Ａはシフトレジス
タ５１０に書込まれる。このあと、信号Ａはシフトレジ
スタ５１１．５１２で遅延させられ、次のフレームのワ
ード位置Ｏで出力ハイウェイ５５０に出力される。

以上説明した第４の実施例の構成でも、入力ハイウェイ
信号の記憶をシフトレジスタ５１０〜５１２を用いて行
うため、書込みアドレスを指定するデマルチプレクサ５
２０がワード単位に選択できれば良く、回路規模が小さ
くなり、また、読み出しアドレスを指定するマルチプレ
クサが不要となるという利点がある。

さらに、第４の実施例に示すランダムライト。

シーケンシャルリードのスイッチ構成においても、第２
の実施例と同様にハードウェア減算器を制御メモリ５４
０とデマルチプレクサ５２０の間に置くことにより制御
系で減算する必要が無くなる。

また、第４の実施例において第３の実施例と同様に２フ
レ一ム分のシフトレジスタを持つことにより、入力の１
フレ一ム分の情報全部を出力の１フレ一ム分の時間記憶
することができるため、同一の入力フレームに入ってい
る信号を同一の出力フレームに出力することができる。

〔発明の効果〕

以上述べたように本発明によれば、シーケンシャルに情
報を書込むデマルチプレクサまたは読み出すマルチプレ
クサが不要となり、さらに、制御メモリにより読み出し
アドレスを指定するマルチプレクサ、または、書込みア
ドレスを指定するデマルチプレクサも、回路規模の小さ
なものですむため、ワード多重時間スイッチの構成を簡
単にすることができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成を示すブロック図
、 第２図は本発明の第１の実施例の動作を示すタイムチャ
ート、 第３図は第２の実施例の構成を示すブロック図、第４図
は第３の実施例の構成を示すブロック図、第５図は第４
の実施例の構成を示すブロック図、第６図は従来技術に
よるワード多重時間スイッチの構成を示すブロック図で
ある。 １１０〜１１２．３１０〜３１２．４１１〜４１６．５
１０〜５１２・・・シフトレジスタ

Claims (9)

【特許請求の範囲】
1. （１）入力ハイウェイに接続され、ワード長の整数倍の
   容量を持ち、ワード長毎に出力を持つシフトレジスタと
   、複数の入力に前記シフトレジスタのワード長毎の出力
   がそれぞれ接続され、出力が出力ハイウェイに接続され
   たマルチプレクサと、カウンタと、アドレス入力が前記
   カウンタの出力に、出力が前記マルチプレクサの制御入
   力に接続され、ハイウェイに出力する情報のワード単位
   のアドレスを保持する制御メモリとからなることを特徴
   とするワード多重時間スイッチ。
2. （２）制御メモリには、このメモリのアドレスに対応す
   るタイムスロットへ出力する情報が多重化されているワ
   ード単位の入力タイムスロット番号を書込んでおき、制
   御メモリの出力から出力タイムスロット番号を引いた値
   をマルチプレクサの制御入力とすることを特徴とする請
   求項１記載のワード多重時間スイッチ。
3. （３）制御メモリには、このメモリのアドレスに対応す
   るタイムスロットへ出力する情報が多重化されたワード
   単位の入力タイムスロット番号からあらかじめワード単
   位の出力タイムスロット番号を引いた値を書込んでおく
   ことを特徴とする請求項１記載のワード多重時間スイッ
   チ。
4. （４）入力がハイウェイに接続されたデマルチプレクサ
   と、カウンタと、アドレス入力が前記カウンタの出力に
   、出力が前記デマルチプレクサの制御入力に接続され、
   ハイウェイから入力する情報を格納するワード単位のア
   ドレスを保持している制御メモリと、ワード長の整数倍
   の容量を持ち、ワード長毎の入力に前記デマルチプレク
   サの出力がそれぞれ接線されているシフトレジスタとか
   らなることを特徴とするワード多重時間スイッチ。
5. （５）制御メモリには、このメモリのアドレスに対応す
   るタイムスロットから入力する情報が出力されるワード
   単位の出力タイムスロット番号を書込んでおき、制御メ
   モリの出力から入力タイムスロット番号を引いた値をマ
   ルチプレクサの制御入力とすることを特徴とする請求項
   ４記載のワード多重時間スイッチ。
6. （６）制御メモリには、このメモリのアドレスに対応す
   るタイムスロットから入力する情報が多重化されたワー
   ド単位の出力タイムスロット番号からあらかじめワード
   単位の入力タイムスロット番号を引いた値を書込んでお
   くことを特徴とする請求項４記載のワード多重時間スイ
   ッチ。
7. （７）シフトレジスタの容量が１フレーム長であること
   を特徴とする請求項１〜６のいずれかに記載のワード多
   重時間スイッチ。
8. （８）シフトレジスタの容量が２フレーム長であること
   を特徴とする請求項１〜６のいずれかに記載のワード多
   重時間スイッチ。
9. （９）入力ハイウェイに接続された最初の１ワード分の
   シフトレジスタが省略されていることを特徴とする請求
   項７または８記載のワード多重時間スイッチ。