JPH04132325A - 中央バッファ方式多重優先制御スイッチ - Google Patents
中央バッファ方式多重優先制御スイッチInfo
- Publication number
- JPH04132325A JPH04132325A JP25334090A JP25334090A JPH04132325A JP H04132325 A JPH04132325 A JP H04132325A JP 25334090 A JP25334090 A JP 25334090A JP 25334090 A JP25334090 A JP 25334090A JP H04132325 A JPH04132325 A JP H04132325A
- Authority
- JP
- Japan
- Prior art keywords
- data
- priority
- input
- output
- selection control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000007853 buffer solution Substances 0.000 title abstract 2
- 238000013500 data storage Methods 0.000 claims description 8
- 230000004044 response Effects 0.000 claims description 3
- 230000001174 ascending effect Effects 0.000 claims 1
- 230000000875 corresponding effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中央バッファ方式多重優先制御スイッチに関し
、特にディジタル交換の同一回線におけるデータの優先
順位の制御を行なうスイッチに関する。
、特にディジタル交換の同一回線におけるデータの優先
順位の制御を行なうスイッチに関する。
従来、ディジタル交換の同一回線の通信スイッチは、単
独では優先制御を行なっていなかった。
独では優先制御を行なっていなかった。
上述した従来のスイッチは、優先制御ができない構成の
ため、外部に優先制御を行なう仕掛けが必要となるとい
う欠点がある。
ため、外部に優先制御を行なう仕掛けが必要となるとい
う欠点がある。
本発明の中央バッファ方式多重優先制御スイッチは、同
一回線上の複数の優先レベルを有したデータの優先制御
を行なうスイッチにおいて、前記優先レベル対応に設け
られ同一優先レベルの入力データを格納し格納順に出力
する複数の入力データ格納手段と、外部からの入力デー
タを受信しその優先レベルを識別し対応する前記入力デ
ータ格納手段に送出する優先選択制御手段と、外部から
の出力指示を受信し前記複数の入力データ格納手段を優
先レベルの高い順に選択し格納された入力データを読出
し出力データとして出力する出力選択制御手段とを備え
ている。
一回線上の複数の優先レベルを有したデータの優先制御
を行なうスイッチにおいて、前記優先レベル対応に設け
られ同一優先レベルの入力データを格納し格納順に出力
する複数の入力データ格納手段と、外部からの入力デー
タを受信しその優先レベルを識別し対応する前記入力デ
ータ格納手段に送出する優先選択制御手段と、外部から
の出力指示を受信し前記複数の入力データ格納手段を優
先レベルの高い順に選択し格納された入力データを読出
し出力データとして出力する出力選択制御手段とを備え
ている。
また、上記構成において、前記入力データ格納手段が、
入力データとともに入力されるライト信号により入力デ
ータを格納しリード信号により先に入力したデータから
先に出力する先行入力先行出力記憶回路を有し、前記優
先選択制御手段が、入力データとともにライト信号を受
信しその優先レベルに対応する前記先行入力先行出力記
憶回路及び前記出力選択制御手段に送出し、前記出力選
択制御手段が、前記先行入力先行出力記憶回路ごとのデ
ータの格納数の計数回路を含み前記優先選択制御手段か
らのライト信号により前記計数回路の対応する先行入力
先行出力記憶回路のデータの格納数を加算し外部からの
リード信号を受信すると優先レベルの高い順にデータの
格納された先行入力先行出力記憶回路に対しリード信号
を送出し同時に前記計数回路のデータの格納数の減算を
行なうリード選択制御部と、前記リード選択制御部がリ
ード信号を送出した先行入力先行出力記憶回路からのデ
ータを選択し出力データとして出力するセレクタとを有
する構成とすることもできる。
入力データとともに入力されるライト信号により入力デ
ータを格納しリード信号により先に入力したデータから
先に出力する先行入力先行出力記憶回路を有し、前記優
先選択制御手段が、入力データとともにライト信号を受
信しその優先レベルに対応する前記先行入力先行出力記
憶回路及び前記出力選択制御手段に送出し、前記出力選
択制御手段が、前記先行入力先行出力記憶回路ごとのデ
ータの格納数の計数回路を含み前記優先選択制御手段か
らのライト信号により前記計数回路の対応する先行入力
先行出力記憶回路のデータの格納数を加算し外部からの
リード信号を受信すると優先レベルの高い順にデータの
格納された先行入力先行出力記憶回路に対しリード信号
を送出し同時に前記計数回路のデータの格納数の減算を
行なうリード選択制御部と、前記リード選択制御部がリ
ード信号を送出した先行入力先行出力記憶回路からのデ
ータを選択し出力データとして出力するセレクタとを有
する構成とすることもできる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のフロック図であり、優先レ
ベルが２つの場合を示す。本実施例のスイッチは、優先
レベルの高いデータを格納する先行入力先行出力記憶回
路（以下ＦＩＦＯと記す）２と、優先レベルの低いデー
タを格納する先行入力先行出力記憶回路（ＦＩＦＯ）３
と、入力データを受信し指定された優先レベルに対応す
るＦＩＦＯ２または３に送出する優先選択制御部１と、
Ｆ Ｉ ＦＯ２及び３ごとのデータの格納数をカウント
する計数回路を含み優先レベール順の読出し制御を行う
リード選択制御部４と、リード選択制御部４の制御を受
けＦＩＦＯ２及び３がらのデータを選択し出力テ゛−夕
として送出するセレクタ５とを備えている。
ベルが２つの場合を示す。本実施例のスイッチは、優先
レベルの高いデータを格納する先行入力先行出力記憶回
路（以下ＦＩＦＯと記す）２と、優先レベルの低いデー
タを格納する先行入力先行出力記憶回路（ＦＩＦＯ）３
と、入力データを受信し指定された優先レベルに対応す
るＦＩＦＯ２または３に送出する優先選択制御部１と、
Ｆ Ｉ ＦＯ２及び３ごとのデータの格納数をカウント
する計数回路を含み優先レベール順の読出し制御を行う
リード選択制御部４と、リード選択制御部４の制御を受
けＦＩＦＯ２及び３がらのデータを選択し出力テ゛−夕
として送出するセレクタ５とを備えている。
次に動作を説明する。
入力データは、その優先レベルを表わす優先選択情報と
ライトタイミングを与えるライト信号とともに優先選択
制御部１に入力される。優先選択制御部１は、優先レベ
ルが高い場合は、入力データを書込データＳ２０としラ
イト信号をライト信号Ｓ２１としてＦ Ｉ ＦＯ２に送
出し、優先レベルが低い場合は、入力データを書込デー
タｓ３０としライト信号をライト信号Ｓ３１としてＦＩ
ＦＯ３に送出する。リード選択制御部４は、ＦＩＦＯ２
，３のそれぞれごとに対応するライト信号Ｓ２１．Ｓ３
１の発生回数をカウントし、リード信号入力時に、優先
レベルの高い順にライト信号Ｓ２１，５３１１７）カウ
ント値を調べ、” ｏ ” テなければ、対応するリー
ド信号Ｓ２２またはＳ３２を出力し、かつ対応するライ
ト信号Ｓ２１またはＳ３１のカウント値を減算する。こ
れと同時に、セレクタ５に対し対応するＦＩＦＯ２，３
の読出データＳ２３．Ｓ３．３を選択するセレクト情報
を出力する。各ＦＩＦＯ２，３のそれぞれは、ライト信
号Ｓ２１．Ｓ３１により書込データＳ２０゜Ｓ３０を格
納し、リード信号Ｓ２２．Ｓ３２により先行入力先行出
力の読出データＳ２３．Ｓ３３を出力する。これにより
、セレクタ５から出力データが優先順位の高い順に出力
される。
ライトタイミングを与えるライト信号とともに優先選択
制御部１に入力される。優先選択制御部１は、優先レベ
ルが高い場合は、入力データを書込データＳ２０としラ
イト信号をライト信号Ｓ２１としてＦ Ｉ ＦＯ２に送
出し、優先レベルが低い場合は、入力データを書込デー
タｓ３０としライト信号をライト信号Ｓ３１としてＦＩ
ＦＯ３に送出する。リード選択制御部４は、ＦＩＦＯ２
，３のそれぞれごとに対応するライト信号Ｓ２１．Ｓ３
１の発生回数をカウントし、リード信号入力時に、優先
レベルの高い順にライト信号Ｓ２１，５３１１７）カウ
ント値を調べ、” ｏ ” テなければ、対応するリー
ド信号Ｓ２２またはＳ３２を出力し、かつ対応するライ
ト信号Ｓ２１またはＳ３１のカウント値を減算する。こ
れと同時に、セレクタ５に対し対応するＦＩＦＯ２，３
の読出データＳ２３．Ｓ３．３を選択するセレクト情報
を出力する。各ＦＩＦＯ２，３のそれぞれは、ライト信
号Ｓ２１．Ｓ３１により書込データＳ２０゜Ｓ３０を格
納し、リード信号Ｓ２２．Ｓ３２により先行入力先行出
力の読出データＳ２３．Ｓ３３を出力する。これにより
、セレクタ５から出力データが優先順位の高い順に出力
される。
第２図は本発明のタイムチャートを示す。本図によりデ
ータ出力の優先順位づけの詳細を説明する。
ータ出力の優先順位づけの詳細を説明する。
タイムスロットＴ１からＴ４において、入力データｒＤ
１」、’Ｄ２Ｊ、ｒＤ３」、ｒＤ４」が入力され、それ
ぞれの優先選択情報の優先レベルが’２Ｊ、ｒｌＪ、ｒ
２」、ｒｌＪ （ｒｌＪの方が「２」より高い）と入力
された状態で、リード信号がタイムスロットＴ３よりＴ
６まで発生した場合には、出力データとして、タイムス
ロットＴ３て゛は優先レベル「１」のｒＤ２．が出力さ
れ、タイムスロットＴ４では、優先レベルｒ２゜のうち
入力順序の先行している「Ｄｌ」が出力され、タイムス
ロットＴ５では、優先レベル「１」の「Ｄ４」が出力さ
れ、タイムスロットＴ６では、優先レベル「２」の残り
の「Ｄ３」が出力されることとなる。これにより’Ｄ２
Ｊ、ｒＤ４」がｒＤｌ」、ｒＤ３」に対しそれぞれ優先
されたこととなる。
１」、’Ｄ２Ｊ、ｒＤ３」、ｒＤ４」が入力され、それ
ぞれの優先選択情報の優先レベルが’２Ｊ、ｒｌＪ、ｒ
２」、ｒｌＪ （ｒｌＪの方が「２」より高い）と入力
された状態で、リード信号がタイムスロットＴ３よりＴ
６まで発生した場合には、出力データとして、タイムス
ロットＴ３て゛は優先レベル「１」のｒＤ２．が出力さ
れ、タイムスロットＴ４では、優先レベルｒ２゜のうち
入力順序の先行している「Ｄｌ」が出力され、タイムス
ロットＴ５では、優先レベル「１」の「Ｄ４」が出力さ
れ、タイムスロットＴ６では、優先レベル「２」の残り
の「Ｄ３」が出力されることとなる。これにより’Ｄ２
Ｊ、ｒＤ４」がｒＤｌ」、ｒＤ３」に対しそれぞれ優先
されたこととなる。
以上説明したように本発明は、中央バッファ方式による
優先レベルに対応したＦＩＦＯを有し、優先レベルの高
い順にＦＩＦＯの読出しを行うことにより、同一回線に
おける多重優先制御を実現できる。
優先レベルに対応したＦＩＦＯを有し、優先レベルの高
い順にＦＩＦＯの読出しを行うことにより、同一回線に
おける多重優先制御を実現できる。
第１図は本発明の一実施例のブロック図、第２図は第１
図の実施例のタイムチャートである。 １・・・優先選択制御部、２．３・・・先行入力先行出
力記憶回路（ＦＩＦＯ）、４・・・リード選択制御部、
５・・・セレクタ。
図の実施例のタイムチャートである。 １・・・優先選択制御部、２．３・・・先行入力先行出
力記憶回路（ＦＩＦＯ）、４・・・リード選択制御部、
５・・・セレクタ。
Claims (1)
- 【特許請求の範囲】 １、同一回線上の複数の優先レベルを有したデータの優
先制御を行なうスイッチにおいて、前記優先レベル対応
に設けられ同一優先レベルの入力データを格納し格納順
に出力する複数の入力データ格納手段と、外部からの入
力データを受信しその優先レベルを識別し対応する前記
入力データ格納手段に送出する優先選択制御手段と、外
部からの出力指示を受信し前記複数の入力データ格納手
段を優先レベルの高い順に選択し格納された入力データ
を読出し出力データとして出力する出力選択制御手段と
を備えたことを特徴とする中央バッファ方式多重優先制
御スイッチ。 ２、前記入力データ格納手段が、入力データとともに入
力されるライト信号により入力データを格納しリード信
号により先に入力したデータから先に出力する先行入力
先行出力記憶回路を有し、前記優先選択制御手段が、入
力データとともにライト信号を受信しその優先レベルに
対応する前記先行入力先行出力記憶回路及び前記出力選
択制御手段に送出し、前記出力選択制御手段が、前記先
行入力先行出力記憶回路ごとのデータの格納数の計数回
路を含み前記優先選択制御手段からのライト信号により
前記計数回路の対応する先行入力先行出力記憶回路のデ
ータの格納数を加算し外部からのリード信号を受信する
と優先レベルの高い順にデータの格納された先行入力先
行出力記憶回路に対しリード信号を送出し同時に前記計
数回路のデータの格納数の減算を行なうリード選択制御
部と、前記リード選択制御部がリード信号を送出した先
行入力先行出力記憶回路からのデータを選択し出力デー
タとして出力するセレクタとを有することを特徴とする
請求項１記載の中央バッファ方式多重優先制御スイッチ
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25334090A JPH04132325A (ja) | 1990-09-21 | 1990-09-21 | 中央バッファ方式多重優先制御スイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25334090A JPH04132325A (ja) | 1990-09-21 | 1990-09-21 | 中央バッファ方式多重優先制御スイッチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04132325A true JPH04132325A (ja) | 1992-05-06 |
Family
ID=17249963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25334090A Pending JPH04132325A (ja) | 1990-09-21 | 1990-09-21 | 中央バッファ方式多重優先制御スイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04132325A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541684A (ja) * | 1991-01-31 | 1993-02-19 | Shojiro Nakahara | データ配信形伝送方式 |
-
1990
- 1990-09-21 JP JP25334090A patent/JPH04132325A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0541684A (ja) * | 1991-01-31 | 1993-02-19 | Shojiro Nakahara | データ配信形伝送方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6339596B1 (en) | ATM cell switching system | |
| US4905226A (en) | Double-buffered time division switching system | |
| JPH11266272A (ja) | 共用バッファ制御装置 | |
| EP0126484B1 (en) | Time switch in a time division switching network | |
| JP2628701B2 (ja) | 優先順位付き情報パケット用交換装置 | |
| US5351238A (en) | Method of controlling a frame phase of a time-division switch and frame phase variable time-division switch | |
| JPH0630022A (ja) | セル転送方法およびセル受信装置 | |
| JPH04132325A (ja) | 中央バッファ方式多重優先制御スイッチ | |
| US20010028652A1 (en) | ATM cell switching system | |
| JPH0767154A (ja) | タイムスイッチのアドレス変換装置 | |
| JPH0936868A (ja) | Ａｔｍスイッチのアドレス生成回路 | |
| JPH0730933A (ja) | 通話路スイッチ | |
| JPH01270431A (ja) | 高速パケット交換スイッチ | |
| KR0146763B1 (ko) | 공유 버퍼형 에이티엠 스위치에서의 방송 제어 장치 | |
| JP2555934B2 (ja) | 時間スイッチ | |
| JP2508861B2 (ja) | ワ―ド多重時間スイッチ | |
| JP2600494B2 (ja) | 分割ｈチャンネル交換伝送方式 | |
| JP3821682B2 (ja) | データ変換回路 | |
| SU1138834A1 (ru) | Асинхронный регистр сдвига | |
| JPH0514981A (ja) | 時分割交換装置 | |
| JPH01198199A (ja) | ディジタル・タイム・スイッチ | |
| JPS59156097A (ja) | 時分割スイツチの出力制御方式 | |
| JPH0417597B2 (ja) | ||
| JPH0250721A (ja) | ダブルバッファ回路 | |
| JPS62254597A (ja) | 時分割交換方式 |