JPH0514981A - 時分割交換装置 - Google Patents

Abstract

(57)【要約】 【目的】容易なソフトウェア制御により多元速度交換を
任意のタイムスロットで実現することのできる時分割交
換方式を提供する 【構成】タイムスロットを格納するために少なくとも３
つのバッファを有する通話メモリと、前記通話メモリに
タイムスロットを格納する際に、入ハイウェイの入タイ
ムスロット番号に対応する通話メモリのアドレスを前記
通話メモリに与える通話メモリライトアドレスカウンタ
と、出ハイウェイの出タイムスロット番号に対応するア
ドレスに通話メモリのアドレスを格納する制御メモリ
と、前記通話メモリに格納されたタイムスロットを読み
出す際に、前記制御メモリに格納された通話メモリのア
ドレスを前記通話メモリに与える制御メモリリードアド
レスカウンタとを備えた時分割交換装置において、前記
通話メモリのうちの同一メモリ内で前記タイムスロット
の格納と読み出しが重複しないように前記バッファを制
御する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はディジタル交換機等に用
いられている時分割交換装置に関する。

【０００２】

【従来の技術】従来の時分割交換装置について、図３、
図４、図５を参照して以下説明する。図３に入ハイウェ
イと出ハイウェイを構成するフレームを示す。

【０００３】図４に従来の時分割交換装置のブロック図
を示す。

【０００４】図５において、時分割されて入ハイウェイ
ａの入タイムスロット番号を割り当てられた通信データ
（以下、タイムスロットという）は通話メモリライトア
ドレスカウンタ４から与えられるアドレスｅによりダブ
ルバッファ構成の通話メモリ１ａあるいは１ｂの一方に
格納される。

【０００５】通話メモリ１ａあるいは１ｂへの書き込み
は、図５に示すように、信号ｈにより入ハイウェイａの
フレームごとに切替えられる。

【０００６】また、図４でアドレスｅは入タイムスロッ
ト番号と対応しており、入タイムスロット番号は通話メ
モリのアドレスと対応している。

【０００７】次に、通話メモリ１ａ、１ｂに格納された
タイムスロットは制御メモリリードアドレスカウンタ３
から与えられるアドレスｄにより、制御メモリ２に格納
されている通話メモリのアドレスｃが通話メモリに与え
られることにより、通話メモリ１ａあるいは１ｂの一方
から出ハイウェイｂに読み出されて出力される。

【０００８】この場合、通話メモリ１ａあるいは１ｂか
らの読み出しは、信号ｉにより図５に示すように出ハイ
ウェイｂのフレームごとに切替えられる。

【０００９】また、アドレスｄは出タイムスロット番号
に対応し、アドレスｃは入タイムスロット番号に対応し
ている。従って、例えば、入タイムスロット番号０のタ
イムスロットを出タイムスロット番号（Ｎ−１）に割り
当てて出力する際には、制御メモリ書込み信号ｌにより
制御メモリ２の（Ｎ−１）番地に通話メモリのアドレス
データとして０を格納しておけばよい。このようにして
いるので、制御メモリ書込み信号ｌが制御メモリ２の内
容を書き替えるごとにタイムスロットが交換される。

【００１０】しかしながら、従来の時分割交換装置で
は、図５に示すような、入ハイウェイａのフレームの位
相と出ハイウェイｂのフレームの位相が一致していない
場合、多元速度交換を行う際に以下の不具合があった。
即ち、３８４ｋｂｐｓ，１５３６ｋｂｐｓなどの速度の
異なる通信データを自在に交換する多元速度交換では複
数のタイムスロットのフレーム内の時間順序の保存が必
要条件であるが、従来の時分割交換方式では、図５に示
すように、例えば、＃ＦのＡ１期間に通話メモリ１ｂに
格納されたタイムスロットは＃（Ｇ＋１）のフレームで
読み出されるが、＃ＦのＡ２期間に通話メモリ１ｂに格
納されたタイムスロットは＃（Ｇ＋１）あるいは＃（Ｇ
＋３）のフレームで読み出されるというようなことが生
じていた。

【００１１】従って、複数のタイムスロットで交換され
る高速呼の通信データが＃ＦのＡ２期間に通話メモリ１
ｂに格納される場合には、通信データが異なるフレーム
に別れて出力されるという不具合があった。

【００１２】また、従来の時分割交換装置のソフトウェ
アにおいては、高速呼の複数タイムスロットの時間順序
が逆転しないように、入タイムスロット番号の若い番号
を出タイムスロット番号の若い番号に割り当てている
が、上記不具合に対しては更に複雑な制御が必要となり
ソフトウェアの負担が大きくなるという問題があった。
従って、実際には前記Ａ２期間に通話メモリに書き込ま
れるタイムスロットは多元速度交換には使用されていな
かった。

【００１３】

【発明が解決しようとする課題】上述のごとく、従来の
時分割交換装置によると、入ハイウェイのフレームの位
相と出ハイウェイのフレームの位相とが一致していない
交換システムにおいて多元速度交換を行うためにはソフ
トウェアに大きな負担がかかるという問題点があった。

【００１４】そこで、本発明はこのような従来の時分割
交換装置の問題点を解決し、容易なソフトウェア制御に
より多元速度交換を任意のタイムスロットで実現するこ
とのできる時分割交換方式を提供することを目的とす
る。

【００１５】

【課題を解決するための手段】タイムスロットを格納す
るために少なくとも３つのバッファを有する通話メモリ
と、前記通話メモリにタイムスロットを格納する際に、
入ハイウェイの入タイムスロット番号に対応する通話メ
モリのアドレスを前記通話メモリに与える通話メモリラ
イトアドレスカウンタと、出ハイウェイの出タイムスロ
ット番号に対応するアドレスに通話メモリのアドレスを
格納する制御メモリと、前記通話メモリに格納されたタ
イムスロットを読み出す際に、前記制御メモリに格納さ
れた通話メモリのアドレスを前記通話メモリに与える制
御メモリリードアドレスカウンタとを備えた時分割交換
装置において、前記通話メモリのうちの同一メモリ内で
前記タイムスロットの格納と読み出しが重複しないよう
に前記バッファを制御する手段とを具備したことを特徴
とする。

【００１６】

【作用】本発明の時分割交換装置では、通話メモリのう
ちの同一メモリ内でタイムスロットの格納と読み出しが
重複しないようにバッファを制御するようにしている。
このため、入ハイウェイと出ハイウェイのフレームの位
相の差に関係なく、任意のタイムスロットを多元交換に
割り当てることができる。

【００１７】

【実施例】以下、添付図面を参照して、本発明の時分割
交換装置の一実施例について説明する。

【００１８】図１において、１ａ、１ｂ及び１ｃはトリ
プルバッファ構成の通話メモリであり、タイムスロット
を格納する。２は通話メモリ１ａ、１ｂ及び１ｃからタ
イムスロットを読み出す際に通話メモリに与えるアドレ
スを格納する制御メモリ、３は制御メモリ読み出し時に
制御メモリにアドレスを与える通話メモリライトアドレ
スカウンタである。

【００１９】このように構成された時分割交換方式で
は、ハイウェイａのタイムスロットはその入タイムスロ
ット番号に対応したアドレスｅを出力する通話メモリラ
イトアドレスカウンタ４のカウントにより順次通話メモ
リ１ａあるいは１ｂあるいは１ｃに格納される。通話メ
モリに格納されたタイムスロットは、出タイムスロット
番号に対応したアドレスｄを出力する制御メモリリード
アドレスカウンタ３のカウントにより制御メモリ２から
読み出されるアドレスｃにより通話メモリ１ａあるいは
１ｂあるいは１ｃから出ハイウェイｂに出力される。

【００２０】通話メモリ１ａ、１ｂ、１ｃの書込み、読
み出し、の切り替えは図２に示すようにそれぞれ信号ｆ
１、ｆ２、ｆ３により行われる。書込みはハイウェイａ
のフレームに対応して、読み出しはハイウェイｂのフレ
ームに対応して行われる。また、通話メモリ１ａ、１
ｂ、１ｃのチップイネーブルは信号ｇ１、ｇ２、ｇ３に
より制御される。制御メモリ２の内容は制御メモリ書込
み信号ｌによって書き換えられる。

【００２１】上述のように、本発明の時分割交換装置に
よれば、Ｎチャネル多重の入、出ハイウェイのフレーム
にＭタイムスロット分の位相差が存在するシステムにお
いても前述のトリプルバッファメモリの作用によりず第
３のように通話メモリ１ａ及び１ｂ及び１ｃへの書込み
と読み出しが重複する前記図５に示すようなＡ２期間が
なくなり、任意のタイムスロットを多元交換に割り当て
ることができる。

【００２２】しかも、任意のタイムスロットが割り当て
可能となることから多元速度の呼に対する通話路の内部
輻輳率を低減することができる。

【００２３】なお、図２で―はノンアクセスを示し、斜
線部はこのノンアクセスに係る箇所（Ｄｏｎ´ｔ Ｃａ
ｒｅ）を示す。

【００２４】

【発明の効果】以上説明したように、本発明の時分割交
換装置によれば、入ハイウェイを構成するフレームの位
相と出ハイウェイを構成するフレームの位相とが一致し
ていない交換システムにおいて、その位相差に関係なく
トリプルバッファメモリを構成する１つのメモリ内の書
込み（格納）と読み出しの重複を防ぐことができる。

【００２５】このため、容易なソフトウェア制御で任意
のタイムスロットを割り当てることが可能な多元速度交
換が実現できる。

【図面の簡単な説明】

【図１】本発明の時分割交換装置の一実施例を示すブロ
ック図。

【図２】図１に係る入ハイウェイと出ハイウェイを構成
するフレームを示す図。

【図３】図１に示された入ハイウェイと出ハイウェイ及
び通話メモリの書込み及び読み出しを示すタイムチャー
ト。

【図４】従来の時分割交換装置のブロック図。

【図５】図４に示された入ハイウェイと出ハイウェイ及
び通話メモリの書込み及び読み出しを示すタイムチャー
ト。

【符号の説明】

１ａ、１ｂ、１ｃ…通話メモリ ２…制御メモリ ３…制御メモリリードアドレスカウンタ ４…通話メモリライトアドレスカウンタ ａ…入ハイウェイ ｂ…出ハイウェイ ｃ、ｄ、ｅ…アドレス ｆ１、ｆ２、ｆ３、ｇ１、ｇ２、ｇ３、ｈ、ｉ…信号 Ｋ…１タイムスロット当たりのビット数 ｌ…制御メモリ書込み信号 Ｍ…入、出ハイウェイの位相差 Ｎ…チャネル数。

Claims (1)

1. 【特許請求の範囲】 【請求項１】 タイムスロットを格納するために少なく
   とも３つのバッファを有する通話メモリと、 前記通話メモリにタイムスロットを格納する際に、入ハ
   イウェイの入タイムスロット番号に対応する通話メモリ
   のアドレスを前記通話メモリに与える通話メモリライト
   アドレスカウンタと、 出ハイウェイの出タイムスロット番号に対応するアドレ
   スに通話メモリのアドレスを格納する制御メモリと、 前記通話メモリに格納されたタイムスロットを読み出す
   際に、前記制御メモリに格納された通話メモリのアドレ
   スを前記通話メモリに与える制御メモリリードアドレス
   カウンタとを備えた時分割交換装置において、 前記通話メモリのうちの同一メモリ内で前記タイムスロ
   ットの格納と読み出しが重複しないように前記バッファ
   を制御する手段とを具備したことを特徴とする時分割交
   換装置。