JP2582461B2 - セルスイッチ - Google Patents
セルスイッチInfo
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- JP2582461B2 JP2582461B2 JP13936590A JP13936590A JP2582461B2 JP 2582461 B2 JP2582461 B2 JP 2582461B2 JP 13936590 A JP13936590 A JP 13936590A JP 13936590 A JP13936590 A JP 13936590A JP 2582461 B2 JP2582461 B2 JP 2582461B2
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- JP
- Japan
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- cell
- output
- input
- circuit
- address
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、セル単位での交換処理を行うセルスイッチ
に利用する。特に、ハードウェア回路のみで交換機能を
実現する共有メモリ回路を有する高速のセルスイッチに
関するものである。
に利用する。特に、ハードウェア回路のみで交換機能を
実現する共有メモリ回路を有する高速のセルスイッチに
関するものである。
本発明はセルスイッチにおいて、 共有メモリ回路に入力するセルを順序アドレスを格納
し、格納されたセルの出力回線ごとに対応したビット列
の宛先情報を参照して空きアドレスを判定してセルの書
込みを行い、またこの宛先情報のビット列を参照して出
力時分割バスのタイムスロットに対応するアドレスから
セルの読出しを行うことにより、 スイッチ部の回線速度を上げる必要がなく、容易に同
報通信を行えるようにしたものである。
し、格納されたセルの出力回線ごとに対応したビット列
の宛先情報を参照して空きアドレスを判定してセルの書
込みを行い、またこの宛先情報のビット列を参照して出
力時分割バスのタイムスロットに対応するアドレスから
セルの読出しを行うことにより、 スイッチ部の回線速度を上げる必要がなく、容易に同
報通信を行えるようにしたものである。
従来、セルスイッチは、同報したいセルの入力があっ
た場合にスイッチ部外部に設けられたメモリに入力セル
の書込み蓄積を行い、同報セルの出力回線指定が示され
る出力回線対応にビットが割付けられているビットマッ
プテーブルメモリを参照した後に、出力回線指定のある
数分、このメモリ上に入力セルをコピーし、スイッチ部
に入力する処理を行っていた。
た場合にスイッチ部外部に設けられたメモリに入力セル
の書込み蓄積を行い、同報セルの出力回線指定が示され
る出力回線対応にビットが割付けられているビットマッ
プテーブルメモリを参照した後に、出力回線指定のある
数分、このメモリ上に入力セルをコピーし、スイッチ部
に入力する処理を行っていた。
しかし、このような従来のセルスイッチでは、同報セ
ルの入力があった場合にスイッチ部外部で出力回線数分
セルをコピーした後に、スイッチ部への入力を行うため
に同報出力の指定のある回線数分スイッチ部へのセル入
力数が増え、スイッチ部の回線速度に対するスループッ
トの低下が発生する。これを避けるためにはスイッチ部
の回線速度を同報出力回線数分上げる必要があり、スイ
ッチ部に非常に高速なスイッチ回路が必要となる欠点が
あった。
ルの入力があった場合にスイッチ部外部で出力回線数分
セルをコピーした後に、スイッチ部への入力を行うため
に同報出力の指定のある回線数分スイッチ部へのセル入
力数が増え、スイッチ部の回線速度に対するスループッ
トの低下が発生する。これを避けるためにはスイッチ部
の回線速度を同報出力回線数分上げる必要があり、スイ
ッチ部に非常に高速なスイッチ回路が必要となる欠点が
あった。
本発明は上記の欠点を解決するもので、スイッチ部の
回線速度を上げる必要がなく、容易に同報通信を行える
セルスイッチを提供することを目的とする。
回線速度を上げる必要がなく、容易に同報通信を行える
セルスイッチを提供することを目的とする。
本発明は、複数の入力回線を介して所定長の通信情報
の先頭部に宛先情報が付加されたセルを入力し入力時分
割バスのこの複数の入力回線に対応するタイムスロット
上にそれぞれ時分割多重して出力する多重回路と、出力
時分割バスの宛先に対応するタイムスロット上のセルを
分離して上記宛先に対応する複数の出力回線に出力する
分離回路とを備えたセルスイッチにおいて、上記宛先情
報は、それぞれのビット単位が上記各出力回線ごとのセ
ルの出力可または不可を指示するビット列を含み、順序
アドレスから構成され入力するセルを空きアドレスに格
納する共有メモリ回路と、この共有メモリ回路に格納さ
れているセルの宛先情報の上記ビット列を照合し、上記
ビット列がすべて出力不可を指示する場合には当該アド
レスは空きアドレスであると判定して上記入力時分割バ
スのタイムスロット上のセルを順次にこの共有メモリ回
路の空きアドレスに書込む書込制御回路と、上記共有メ
モリ回路に格納されているセルの宛先情報の上記ビット
列を照合し、出力回線に対応する上記ビット単位が出力
可を示す場合、対応する出力回線の上記出力時分割バス
のタイムスロットに当該セルを読出し、当該セルの宛先
情報の読出した出力回線に対応する上記ビット単位を出
力不可の表示に変更する読出制御回路とを備えたことを
特徴とする。
の先頭部に宛先情報が付加されたセルを入力し入力時分
割バスのこの複数の入力回線に対応するタイムスロット
上にそれぞれ時分割多重して出力する多重回路と、出力
時分割バスの宛先に対応するタイムスロット上のセルを
分離して上記宛先に対応する複数の出力回線に出力する
分離回路とを備えたセルスイッチにおいて、上記宛先情
報は、それぞれのビット単位が上記各出力回線ごとのセ
ルの出力可または不可を指示するビット列を含み、順序
アドレスから構成され入力するセルを空きアドレスに格
納する共有メモリ回路と、この共有メモリ回路に格納さ
れているセルの宛先情報の上記ビット列を照合し、上記
ビット列がすべて出力不可を指示する場合には当該アド
レスは空きアドレスであると判定して上記入力時分割バ
スのタイムスロット上のセルを順次にこの共有メモリ回
路の空きアドレスに書込む書込制御回路と、上記共有メ
モリ回路に格納されているセルの宛先情報の上記ビット
列を照合し、出力回線に対応する上記ビット単位が出力
可を示す場合、対応する出力回線の上記出力時分割バス
のタイムスロットに当該セルを読出し、当該セルの宛先
情報の読出した出力回線に対応する上記ビット単位を出
力不可の表示に変更する読出制御回路とを備えたことを
特徴とする。
共有メモリ回路は入力するセルを順序アドレスに格納
する。書込制御回路はこの格納されたセルの宛先情報に
基づき空きアドレスか否かを判定して入力時分割バスの
タイムスロット上のセルを順次に共有メモリ回路の空き
アドレスに書込む。読出制御回路は上記格納されたセル
の宛先情報に基づき該当するアドレスから順次に出力時
分割バスのタイムスロットに対応するセルを読出してそ
のタイムスロットに与えこの該当するアドレスを空きと
する。
する。書込制御回路はこの格納されたセルの宛先情報に
基づき空きアドレスか否かを判定して入力時分割バスの
タイムスロット上のセルを順次に共有メモリ回路の空き
アドレスに書込む。読出制御回路は上記格納されたセル
の宛先情報に基づき該当するアドレスから順次に出力時
分割バスのタイムスロットに対応するセルを読出してそ
のタイムスロットに与えこの該当するアドレスを空きと
する。
また、上記宛先情報は各出力回線へのセルの出力の可
不可を示す出力回線ごとに対応するビット単位のビット
列を含んでおり、書込制御回路は共有メモリ回路に格納
された宛先情報のビット列を照合し、ビット列がすべて
出力不可を示す場合にその宛先情報のビット列を格納す
るアドレスは空きアドレスとして判定してセルを書込
む。読出制御回路も共有メモリ回路の宛先情報のビット
列を照合し、出力時分割バスのタイムスロットに対応す
るビット列中のビット単位が出力可を示す場合に、その
宛先情報のビット列を格納するアドレスからセルを読出
してそのタイムスロットに与え、対応するビット単位を
出力不可の表示にする。
不可を示す出力回線ごとに対応するビット単位のビット
列を含んでおり、書込制御回路は共有メモリ回路に格納
された宛先情報のビット列を照合し、ビット列がすべて
出力不可を示す場合にその宛先情報のビット列を格納す
るアドレスは空きアドレスとして判定してセルを書込
む。読出制御回路も共有メモリ回路の宛先情報のビット
列を照合し、出力時分割バスのタイムスロットに対応す
るビット列中のビット単位が出力可を示す場合に、その
宛先情報のビット列を格納するアドレスからセルを読出
してそのタイムスロットに与え、対応するビット単位を
出力不可の表示にする。
以上によりスイッチ部の回線速度を上げる必要がな
く、容易に同報通信ができる。
く、容易に同報通信ができる。
本発明の実施例について図面を参照して説明する。第
１図は本発明一実施例セルスイッチのブロック構成図で
ある。第１図において、セルスイッチは、複数の入力回
線11〜13を介して所定長の通信情報の先頭部に宛先情報
が付加されたセルを入力し入力時分割バス71のこの複数
の入力回線に対応するタイムスロット上にそれぞれ時分
割多重して出力する多重回路20と、出力時分割バス72の
宛先に対応するタイムスロット上のセルを分離して宛先
に対応する出力回線61〜63に出力する分離回路60とを備
える。
１図は本発明一実施例セルスイッチのブロック構成図で
ある。第１図において、セルスイッチは、複数の入力回
線11〜13を介して所定長の通信情報の先頭部に宛先情報
が付加されたセルを入力し入力時分割バス71のこの複数
の入力回線に対応するタイムスロット上にそれぞれ時分
割多重して出力する多重回路20と、出力時分割バス72の
宛先に対応するタイムスロット上のセルを分離して宛先
に対応する出力回線61〜63に出力する分離回路60とを備
える。
ここで本発明の特徴とするところは、入力するセルを
順序アドレスに格納する連想記憶回路31を含む共有メモ
リ回路30と、この格納されたセルの宛先情報に基づき空
きアドレスか否かを判定して上記入力時分割バス71のタ
イムスロット上のセルを順次に連想記憶回路31に書込む
書込制御回路40と、上記格納されたセルの宛先情報に基
づき該当するアドレスから順次に出力時分割バス72のタ
イムスロットに対応するセルを読出してそのタイムスロ
ットに与えこの該当するアドレスを空きとする読出制御
回路50とを備えたことにある。
順序アドレスに格納する連想記憶回路31を含む共有メモ
リ回路30と、この格納されたセルの宛先情報に基づき空
きアドレスか否かを判定して上記入力時分割バス71のタ
イムスロット上のセルを順次に連想記憶回路31に書込む
書込制御回路40と、上記格納されたセルの宛先情報に基
づき該当するアドレスから順次に出力時分割バス72のタ
イムスロットに対応するセルを読出してそのタイムスロ
ットに与えこの該当するアドレスを空きとする読出制御
回路50とを備えたことにある。
また、上記宛先情報は上記各出力回線61〜63へのセル
の出力の可不可を示す出力回線61〜63ごとに対応したビ
ット単位列（一つの出力回線ごとにセルの出力の可不可
を指示するビット単位が複数まとまって構成されたビッ
ト列）からなり、書込制御回路40は連想記憶回路31に格
納されたビット単位列がすべて出力不可を示す場合にそ
のビット単位列を格納するアドレスは空きアドレス（す
べての出力回線に出力することを不可とする、すなわち
指示された出力回線に読出し済みであり上書き可能であ
るアドレス）として判定し書込む手段を含み、読出制御
回路50は出力時分割バス72のタイムスロットに対して連
想記憶回路31に格納されたビット単位列が出力可を示す
場合にそのビット単位列を格納するアドレスからセルを
読出してそのタイムスロットに与えそのビット単位列を
出力不可の表示にする手段を含む。
の出力の可不可を示す出力回線61〜63ごとに対応したビ
ット単位列（一つの出力回線ごとにセルの出力の可不可
を指示するビット単位が複数まとまって構成されたビッ
ト列）からなり、書込制御回路40は連想記憶回路31に格
納されたビット単位列がすべて出力不可を示す場合にそ
のビット単位列を格納するアドレスは空きアドレス（す
べての出力回線に出力することを不可とする、すなわち
指示された出力回線に読出し済みであり上書き可能であ
るアドレス）として判定し書込む手段を含み、読出制御
回路50は出力時分割バス72のタイムスロットに対して連
想記憶回路31に格納されたビット単位列が出力可を示す
場合にそのビット単位列を格納するアドレスからセルを
読出してそのタイムスロットに与えそのビット単位列を
出力不可の表示にする手段を含む。
このような構成のセルスイッチの動作について説明す
る。第２図は本発明のセルスイッチのセルの構成図であ
る。第３図は本発明のセルスイッチの共有メモリ内の構
成図である。
る。第２図は本発明のセルスイッチのセルの構成図であ
る。第３図は本発明のセルスイッチの共有メモリ内の構
成図である。
第１図において、多重回路20は、入力回線11〜13を介
して複数の宛先のセルを入力し、全回線のセルを時分割
多重する。多重化は入力回線11〜13に対応して入力セル
を入れるタイムスロット位置が決まっており、タイムス
ロットは入力回線数分設けられるために、すべての回線
から同時にセルの入力があっても多重化することができ
る。多重化回路20は、多重化したセルを入力時分割バス
71を介してセルを一時的に蓄積する共有メモリ回路30に
転送し、共有メモリ回路30内の連想記憶回路31に書込
む。
して複数の宛先のセルを入力し、全回線のセルを時分割
多重する。多重化は入力回線11〜13に対応して入力セル
を入れるタイムスロット位置が決まっており、タイムス
ロットは入力回線数分設けられるために、すべての回線
から同時にセルの入力があっても多重化することができ
る。多重化回路20は、多重化したセルを入力時分割バス
71を介してセルを一時的に蓄積する共有メモリ回路30に
転送し、共有メモリ回路30内の連想記憶回路31に書込
む。
ここで連想記憶回路31は、順序回路とメモリより構成
され、少なくとも一つ以上の有限個の記号列を書込み登
録することが可能で、外部より逐次記号単位で入力され
る記号列と登録したすべての登録済み信号列とを同時に
比較照合し、登録された記号列のうちどれか一つ以上と
一致が取れたバスには一致表示信号と、一致した登録記
号列の登録アドレスを出力する。
され、少なくとも一つ以上の有限個の記号列を書込み登
録することが可能で、外部より逐次記号単位で入力され
る記号列と登録したすべての登録済み信号列とを同時に
比較照合し、登録された記号列のうちどれか一つ以上と
一致が取れたバスには一致表示信号と、一致した登録記
号列の登録アドレスを出力する。
書込制御回路40は、入力時分割バス71よりセルが到着
したバスに連想記憶回路31に対して空き状態（一つの宛
先情報がすべて出力不可）の照合動作を指示し、空きア
ドレスが得られた場合には、そのアドレスに到着したセ
ルを書込む。
したバスに連想記憶回路31に対して空き状態（一つの宛
先情報がすべて出力不可）の照合動作を指示し、空きア
ドレスが得られた場合には、そのアドレスに到着したセ
ルを書込む。
出力時分割バス72は、共有メモリ回路30から読出され
たセルを、出力回線61〜63に転送するためのバスで出力
回路１〜３に対応したタイムスロットを有しており、規
定のタイムスロット内に入れられたセルはそのタイムス
ロット位置に対応する出力回線に出力される。
たセルを、出力回線61〜63に転送するためのバスで出力
回路１〜３に対応したタイムスロットを有しており、規
定のタイムスロット内に入れられたセルはそのタイムス
ロット位置に対応する出力回線に出力される。
読出制御回路50は、連想記憶回路31からのセルの読出
制御する回路で、出力時分割バス72上のタイムスロット
に対応する出力回線へのセルを連想記憶回路31に対して
宛先情報内の出力回線対応のセル出力可否ビットの比較
照合動作を行い、メモリ上に出力すべきセルがあれば、
比較した結果得られたセルの格納アドレスに基づきセル
の読出を行う。その後連想記憶回路31の該当する宛先情
報内の該当セル出力可否表示ビットを出力可表から出力
不可（済み）表示に書換え、すべてのビットが出力不可
（済み）になるまで繰返しを行う。
制御する回路で、出力時分割バス72上のタイムスロット
に対応する出力回線へのセルを連想記憶回路31に対して
宛先情報内の出力回線対応のセル出力可否ビットの比較
照合動作を行い、メモリ上に出力すべきセルがあれば、
比較した結果得られたセルの格納アドレスに基づきセル
の読出を行う。その後連想記憶回路31の該当する宛先情
報内の該当セル出力可否表示ビットを出力可表から出力
不可（済み）表示に書換え、すべてのビットが出力不可
（済み）になるまで繰返しを行う。
第２図はセルの構成を示す図であり、セルは、通信を
行いたい情報を所定長のブロックに区切った通信情報お
よびそのセルの宛先を示す宛先情報からなる。通信情報
はその長さが長い場合には同一宛先情報を有する複数の
セルに分解される。
行いたい情報を所定長のブロックに区切った通信情報お
よびそのセルの宛先を示す宛先情報からなる。通信情報
はその長さが長い場合には同一宛先情報を有する複数の
セルに分解される。
第３図は連想記憶回路31内部のセル格納の様子を示し
た図である。第２図で示す構成のセルは、一つのアドレ
スに一つずつ格納される形式を取っている。
た図である。第２図で示す構成のセルは、一つのアドレ
スに一つずつ格納される形式を取っている。
ここで、第１図〜第３図を参照して動作を説明する。
まず、第１図において、入力回線11〜13から入力する第
２図で示される構成のセルは、その先頭部に宛先情報を
仮に出力回線61〜63に対応したビット列を番号とする。
たとえば、宛先“001"値を持つものは出力回線61へ出力
すべきセルであるとする。同様に宛先“010"の値は出力
回線62を、“100"の値は出力回線63への出力セルとす
る。また、宛先“011"の値は出力回線61、62への同報出
力すべきセルであるとする。同様に宛先“111"の値は出
力回線61〜63への同報出力セルとする。これらのセルは
各入力回線11〜13から非同期的に多重され入力する。多
重回路20は、すべての入力回線11〜13からのセルを時分
割多重し連想記憶回路31に転送する。
まず、第１図において、入力回線11〜13から入力する第
２図で示される構成のセルは、その先頭部に宛先情報を
仮に出力回線61〜63に対応したビット列を番号とする。
たとえば、宛先“001"値を持つものは出力回線61へ出力
すべきセルであるとする。同様に宛先“010"の値は出力
回線62を、“100"の値は出力回線63への出力セルとす
る。また、宛先“011"の値は出力回線61、62への同報出
力すべきセルであるとする。同様に宛先“111"の値は出
力回線61〜63への同報出力セルとする。これらのセルは
各入力回線11〜13から非同期的に多重され入力する。多
重回路20は、すべての入力回線11〜13からのセルを時分
割多重し連想記憶回路31に転送する。
連想記憶回路31は、第３図に示す形式であり、書込制
御回路40は、出力回線対応のセル出力可否表示ビット列
からなる宛先情報に対して空きの状態（一つの宛先情報
内のすべてのビットが出力不可）の照合動作を行い、メ
モリ内に空きとなっているアドレスが存在するときには
一致がとれ、一致のとれたアドレスに出力される。空き
の一致がとれない場合には、メモリがすでにオーバフロ
ーしていることを意味するために、セルの書込は不可能
となり、セルを廃棄する。あらかじめ定めた時間、セル
を廃棄しているとメモリからセルが読出されているため
に、空き領域ができ、空きの照合で一致がとれるように
なり書込動作が可能になる。得られた空きアドレスを用
いて書込制御回路40はセルを書込む。
御回路40は、出力回線対応のセル出力可否表示ビット列
からなる宛先情報に対して空きの状態（一つの宛先情報
内のすべてのビットが出力不可）の照合動作を行い、メ
モリ内に空きとなっているアドレスが存在するときには
一致がとれ、一致のとれたアドレスに出力される。空き
の一致がとれない場合には、メモリがすでにオーバフロ
ーしていることを意味するために、セルの書込は不可能
となり、セルを廃棄する。あらかじめ定めた時間、セル
を廃棄しているとメモリからセルが読出されているため
に、空き領域ができ、空きの照合で一致がとれるように
なり書込動作が可能になる。得られた空きアドレスを用
いて書込制御回路40はセルを書込む。
出力時分割バス72は、出力回線61〜63に対応したタイ
ムスロットを有しており、各出力回線61〜63へのタイム
スロットが順次現れ、１周期で再び同一回線へのタイム
スロットが出現する。
ムスロットを有しており、各出力回線61〜63へのタイム
スロットが順次現れ、１周期で再び同一回線へのタイム
スロットが出現する。
読出制御回路50は、このタイムスロットに合わせて、
対応する出力回線１〜３へのセルを読出す必要がある。
いま、出力回線61へのタイムスロットが始まったとする
と、読出制御回路50は連想記憶回路31上の宛先情報内の
出力回線61に対応している出線１のセル出力可否表示に
対して照合動作を行う。照合のための条件は、出力回線
61に対応する宛先情報内の値が“xx1"（x:Don′t car
e）で出線１のセル出力可となっているアドレスであ
る。照合動作で一致がとれなければ出力すべきセルはな
いために、読出は行われない。一致がとれた場合には、
一致したアドレス上に出力回線61に出力すべきセルが存
在していることになるために、それを読出し、その後セ
ル出力可否表示ビットを出力可から出力不可状態の値に
書換える。以下同様に出力時分割バス72上で出力回線62
に対応するタイムスロットが次に出現すると、出力回線
62に対応する宛先情報内の出線２の値〔“x1/0x"（x:Do
n′t care）〕のセル出力可不可表示に対して照合動作
を行い、セルの読出動作をする。
対応する出力回線１〜３へのセルを読出す必要がある。
いま、出力回線61へのタイムスロットが始まったとする
と、読出制御回路50は連想記憶回路31上の宛先情報内の
出力回線61に対応している出線１のセル出力可否表示に
対して照合動作を行う。照合のための条件は、出力回線
61に対応する宛先情報内の値が“xx1"（x:Don′t car
e）で出線１のセル出力可となっているアドレスであ
る。照合動作で一致がとれなければ出力すべきセルはな
いために、読出は行われない。一致がとれた場合には、
一致したアドレス上に出力回線61に出力すべきセルが存
在していることになるために、それを読出し、その後セ
ル出力可否表示ビットを出力可から出力不可状態の値に
書換える。以下同様に出力時分割バス72上で出力回線62
に対応するタイムスロットが次に出現すると、出力回線
62に対応する宛先情報内の出線２の値〔“x1/0x"（x:Do
n′t care）〕のセル出力可不可表示に対して照合動作
を行い、セルの読出動作をする。
〔発明の効果〕 以上説明したように、本発明は、スイッチ部の回線速
度を上げる必要がなく、容易に同報通信を行うことがで
きる優れた効果がある。多数の同報回線を収容する場合
には特に効果がある。
度を上げる必要がなく、容易に同報通信を行うことがで
きる優れた効果がある。多数の同報回線を収容する場合
には特に効果がある。
第１図は本発明の一実施例セルスイッチのブロック構成
図。 第２図は本発明のセルスイッチのセルの構成図。 第３図は本発明のセルスイッチの共有メモリ回路内の構
成図。 １〜ｎ……出線、11〜13……入力回線、20……多重回
路、30……共有メモリ回路、31……連想記憶回路、40…
…書込制御回路、50……読出制御回路、61〜63……出力
回線、71……入力時分割バス、72……出力時分割バス、
81……通信情報、82……宛先情報。
図。 第２図は本発明のセルスイッチのセルの構成図。 第３図は本発明のセルスイッチの共有メモリ回路内の構
成図。 １〜ｎ……出線、11〜13……入力回線、20……多重回
路、30……共有メモリ回路、31……連想記憶回路、40…
…書込制御回路、50……読出制御回路、61〜63……出力
回線、71……入力時分割バス、72……出力時分割バス、
81……通信情報、82……宛先情報。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−231452（ＪＰ，Ａ) 特開 昭63−61530（ＪＰ，Ａ) 特開 平１−270431（ＪＰ，Ａ) 特開 昭64−29145（ＪＰ，Ａ)
Claims (1)
- 【請求項１】複数の入力回線を介して所定長の通信情報
の先頭部に宛先情報が付加されたセルを入力し入力時分
割バスのこの複数の入力回線に対応するタイムスロット
上にそれぞれ時分割多重して出力する多重回路と、出力
時分割バスの宛先に対応するタイムスロット上のセルを
分離して宛先に対応する複数の出力回線に出力する分離
回路とを備えた セルスイッチにおいて、 上記宛先情報は、それぞれのビット単位が上記各出力回
線ごとのセルの出力可または不可を指示するビット列を
含み、 順序アドレスから構成され入力するセルを空きアドレス
に格納する共有メモリ回路と、 この共有メモリ回路に格納されているセルの宛先情報の
上記ビット列を照合し、上記ビット列がすべて出力不可
を指示する場合には当該アドレスは空きアドレスである
と判定して上記入力時分割バスのタイムスロット上のセ
ルを順次にこの共有メモリ回路の空きアドレスに書込む
書込制御回路と、 上記共有メモリ回路に格納されているセルの宛先情報の
上記ビット列を照合し、出力回線に対応する上記ビット
単位が出力可を示す場合、対応する出力回線の上記出力
時分割バスのタイムスロットに当該セルを読出し、当該
セルの宛先情報の読出した出力回線に対応する上記ビッ
ト単位を出力不可の表示に変更する読出制御回路と を備えたことを特徴とするセルスイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13936590A JP2582461B2 (ja) | 1990-05-28 | 1990-05-28 | セルスイッチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13936590A JP2582461B2 (ja) | 1990-05-28 | 1990-05-28 | セルスイッチ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0435336A JPH0435336A (ja) | 1992-02-06 |
| JP2582461B2 true JP2582461B2 (ja) | 1997-02-19 |
Family
ID=15243634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13936590A Expired - Lifetime JP2582461B2 (ja) | 1990-05-28 | 1990-05-28 | セルスイッチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2582461B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100458373B1 (ko) * | 2002-09-18 | 2004-11-26 | 전자부품연구원 | 이기종 프로토콜과 멀티미디어 데이터의 통합처리 방법 및장치 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0831877B2 (ja) * | 1986-09-02 | 1996-03-27 | 日本電信電話株式会社 | パケツトスイツチ |
| JPS6429145A (en) * | 1987-07-24 | 1989-01-31 | Nippon Telegraph & Telephone | Packet switch |
| JP2580744B2 (ja) * | 1987-11-11 | 1997-02-12 | 日本電気株式会社 | フレーム・リレー形データ交換機 |
| JPH01270431A (ja) * | 1988-04-21 | 1989-10-27 | Nec Corp | 高速パケット交換スイッチ |
-
1990
- 1990-05-28 JP JP13936590A patent/JP2582461B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0435336A (ja) | 1992-02-06 |
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