JPH0435336A - セルスイッチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、セル単位での交換処理を行うセルスイッチに
利用する。特に、ハードウェア回路のみで交換機能を実
現する共有メモリ回路を有する高速のセルスイッチに関
するものである。

〔概要〕

本発明はセルスイッチにおいて、 共有メモリ回路に入力するセルを順序アドレスを格納し
、格納されたセルの出力回線ごとに対応したビット単位
列の宛先情報に基づき空きアドレスを判定して書込みを
行い、またこの宛先情報に基づき出力時分割バスのタイ
ムスロットに対応するアドレスからセルの読出しを行う
ことにより、スイッチ部の回線速度を上げる必要がなく
、容易に同報通信を行えるようにしたものである。

〔従来の技術〕

従来、セルスイッチは、同報したいセルの入力があった
場合にスイッチ部外部に設けられたメモリに入力セルの
書込み蓄積を行い、同報セルの出力回線指定が示される
出力回線対応にビットが割付けられているビットマツプ
テーブルメモリを参照した後に、出力回線指定のある数
分、このメモリ上に入力セルをコピーし、スイッチ部に
入力する処理を行っていた。

〔発明が解決しようとする課題〕

しかし、このような従来のセルスイッチでは、同報セル
の入力があった場合にスイッチ部外部で出力回線数分セ
ルをコピーした後に、スイッチ部への入力を行うために
同報出力の指定のある回線数分スイツチ部へのセル入力
数が増え、スイッチ部の回線速度に対するスループット
の低下が発生する。これを避けるためにはスイッチ部の
回線速度を同報出力回線数分上げる必要があり、スイッ
チ部に非常に高速なスイッチ回路が必要となる欠点があ
った。

本発明は上記の欠点を解決するもので、スイッチ部の回
線速度を上げる必要がなく、容易に回報通信を行えるセ
ルスイッチを提供することを目的とする。

〔課題を解決するための手段〕

本発明は、複数の入力回線を介して所定長の通信情報の
先頭部に宛先情報が付加されたセルを入力し入力時分割
バスのこの複数の入力回線に対応するタイムスロット上
にそれぞれ時分割多重して出力する多重回路と、出力時
分割バスの宛先に対応するタイムスロット上のセルを分
離して宛先に対応する出力回線に出力する分離回路とを
備えたセルスイッチにおいて、入力するセルを順序アド
レスに格納する共有メモリ回路と、この格納されたセル
の宛先情報に基づき空きアドレスか否かを判定して上記
入力時分割バスのタイムスロット上のセルを順次にこの
共有メモリ回路に書込む書込制御回路と、上１己格納さ
れたセルの宛先情報に基づき該当するアドレスから順次
に上記出力時分割バスのタイムスロットに対応するセル
を読出してそのタイムスロットに与えこの該当するアド
レスを空きとする読出制御回路とを備えたことを特徴と
する。

また、本発明は、上記宛先情報は上記各出力回線へのセ
ルの出力の可不可を示す上記出力回線ごとに対応したビ
ット単位列からなり、上記書込制御回路は上記共有メモ
リ回路に格納されたビット単位列がすべて出力不可を示
す場合にそのビット単位列を格納するアドレスは空きア
ドレスとして判定し書込む手段を含み、上記読出制御回
路は上記出力時分割バスのタイムスロットに対して上記
共有メモリ回路に格納されたビット単位列が出力可を示
す場合にそのビット単位列を格納するアドレスからセル
を読出してそのタイムスロー／　トに与えそのビット単
位列を出力不可の表示にする手段を含むことができる。

〔作用〕

共有メモリ回路は入力するセルを順序アドレスに格納す
る。書込制御回路はこの格納されたセルの宛先情報に基
づき空きアドレスか否かを判定して入力時分割バスのタ
イムスロット上のセルを順次に共有メモリ回路に書込む
。読出制御回路は上記格納されたセルの宛先情報に基づ
き該当するアドレスから順次に出力時分割バスのタイム
スロットに対応するセルを読出してそのタイムスロット
に与えこの該当するアドレスを空きとする。

また、上記宛先情報は各出力回線へのセルの出力の可不
可を示す出力回線ごとに対応したビット単位列からなり
、書込制御回路は共有メモリ回路に格納されたビット単
位列がすべて出力不可を示す場合にそのビット単位列を
格納するアドレスは空きアドレスとして判定し書込む手
段を含み、読出制御回路は出力時分割バスのタイムスロ
ットに対して共有メモリ回路に格納されたビット単位列
が出力可を示す場合にそのビット単位列を格納するアド
レスからセルを読出してそのタイムスロットに与えその
ビット単位列を出力不可の表示にする。

以上によりスイッチ部の回線速度を上げる必要がなく、
容易に同報通信ができる。

〔実施例〕

本発明の実施例について図面を参照して説明する。第１
図は本発明一実施例セルスイッチのブロック構成図であ
る。第１図において、セルスイッチは、複数の入力回線
１１〜１３を介して所定長の通信情報の先頭部に宛先情
報が付加されたセルを入力し入力時分割バス７１のこの
複数の入力回線に対応するタイムスロット上にそれぞれ
時分割多重して出力する多重回路２０と、出力時分割バ
ス７２の宛先に対応するタイムスロット上のセルを分離
して宛先に対応する出力回線６１〜６３に出力する分離
回路６０とを備える。

ここで本発明の特徴とするところは、入力するセルを順
序アドレスに格納する連想記憶回路３１を含む共有メモ
リ回路３０と、この格納されたセルの宛先情報に基づき
空きアドレスか否かを判定して上記入力時分割バス７１
のタイムスロット上のセルを順次に連想記憶回路３１に
書込む書込制御回路４０と、上記格納されたセルの宛先
情報に基づき該当するアドレスから順次に出力時分割バ
ス７２のタイムスロットに対応するセルを読出してその
タイムスロットに与えこの該当するアドレスを空きとす
る読出制御回路５０とを備えたことにある。

また、上記宛先情報は上記各出力回線６１〜６３へのセ
ルの出力の可不可を示す出力回線６１〜６３ごとに対応
したビット単位列からなり、書込制御回路４０は連想記
憶回路３１に格納されたビット単位列がすべて出力不可
を示す場合にそのビット単位列を格納するアドレスは空
きアドレスとして判定し書込む手段を含み、読出制御回
路５０は出力時分割バス７２のタイムスロットに対して
連想記憶回路３１に格納されたビット単位列が出力可を
示す場合にそのビット単位列を格納するアドレスからセ
ルを読出してそのタイムスロットに与えそのビット単位
列を出力不可の表示にする手段を含む。

このような構成のセルスイッチの動作について説明する
。第２図は本発明のセルスイッチのセルの構成図である
。第３図は本発明のセルスイッチの共有メモリ内の構成
図である。

第１図にふいて、多重回路２０は、入力回線１１〜１３
を介して複数の宛先のセルを入力し、全回線のセルを時
分割多重する。多重化は入力回線１１〜１３に対応して
入力セルを入れるタイムスロット位置が決まっており、
タイムスロットは入力回線数分設けられるために、すべ
ての回線から同時にセルの入力があっても多重化するこ
とができる。多重化回路２０は、多重化したセルを入力
時分割バス７１を介してセルを一時的に蓄積する共有メ
モリ回路３０に転送し、共有メモリ回路３０内の連想記
憶回路３１に書込む。

ここで連想記憶回路３１は、順序回路とメモリより構成
され、少なくとも一つ以上の有限個の記号列を書込み登
録することが可能で、外部より逐次記号単位で入力され
る記号列と登録したすべての登録済み信号列とを同時に
比較照合し、登録された記号列のうちどれか一つ以上と
一致が取れたバスには一致表示信号と、一致した登録記
号列の登録アドレスを出力する。

書込制御回路４０は、入力時分割バス７１よりセルが到
着したバスに連想記憶回路３１に対して空き状態（一つ
の宛先情報がすべて出力不可）の照合動作を指示し、空
きアドレスが得られた場合には、そのアドレスに到着し
たセルを書込む。

出力時分割バス７２は、共有メモリ回路３０から読出さ
れたセルを、出力回線６１〜６３に転送するためのバス
で出力回路１〜３に対応したタイムスロットを有してお
り、規定のタイムスロット内に入れられたセルはそのタ
イムスロット位置に対応する出力回線に出力される。

読出制御回路５０は、連想記憶回路３１からのセルの読
出制御する回路で、出力時分割バス７２上のタイムスロ
ットに対応する出力回線へのセルを連想記憶回路３１に
対して宛先情報内の出力回線対応のセル出力可否ビット
の比較照合動作を行い、メモリ上に出力すべきセルがあ
れば、比較した結果得られたセルの格納アドレスに基づ
きセルの読出を行う。その後連想記憶回路３１の該当す
る宛先情報内の該当セル出力可否表示ビットを出力化表
示から出力不可（済み）表示に書換え、すべてのビット
が出力不可（済み）になるまで繰返しを行う。

第２図はセルの構成を示す図であり、セルは、通信を行
いたい情報を所定長のブロックに区切った通信情報およ
びそのセルの宛先を示す宛先情報からなる。通信情報は
その長さが長い場合には同一宛先情報を有する複数のセ
ルに分解される。

第３図は連想記憶回路３１内部のセル格納の様子を示し
た図である。第２図で示す構成のセルは、一つのアドレ
スに一つずつ格納される形式を取っている。

ここで、第１図〜第３図を参照して動作を説明する。ま
ず、第１図において、入力回線１１〜１３から入力する
第２図で示される構成のセルは、その先頭部に宛先情報
を仮に出力回線６１〜６３に対応したビット列を番号と
する。たとえば、宛先“００１″値を持つものは出力回
線６１へ出力すべきセルであるとする。同様に宛先“０
１０”の値は出力回線６２を、“１００″の値は出力回
線６３への出力セルとする。また、宛先“０１１”の値
は出力回線６１．６２への同報出力すべきセルであると
する。

同様に宛先“１１１″の値は出力回線６１〜６３への同
報出力セルとする。これらのセルは各入力回線１１〜１
３から非同期的に多重され入力する。多重回路２０は、
すべての入力回線１１〜１３からのセルを時分割多重し
連想記憶回路３１に転送する。

連想記憶回路３１は、第３図に示す形式であり、書込制
御回路４０は、出力回線対応のセル出力可否表示ビット
列からなる宛先情報に対して空きの状態（一つの宛先情
報内のすべてのビットが出力不可）の照合動作を行い、
メモリ内に空きとなっているアドレスが存在するときに
は一致がとれ、致のとれたアドレスに出力される。空き
の一致がとれない場合には、メモリがすでにオーバフロ
ーしていることを意味するために、セルの書込は不可能
となり、セルを廃棄する。あらかじめ定給だ時間、セル
を廃棄しているとメモリからセルが読出されているため
に、空き領域ができ、空きの照合で一致がとれるように
なり書込動作が可能になる。得られた空きアドレスを用
いて書込制御回路４０はセルを書込む。

出力時分割バス７２は、出力回線６１〜６３に対応した
タイムスロットを有しており、各出力回線６１〜６３へ
のタイムスロットが順次現れ、１周期で再び同一回線へ
のタイムスロットが出現する。

読出制御回路５０は、このタイムスロットに合わせて、
対応する出力回線１〜３へのセルを読出す必要がある。

いま、出力回線６１へのタイムスロットが始まったとす
ると、読出制御回路５０は連想記憶回路３１上の宛先情
報内の出力回線６１に対応している出線１のセル出力可
否表示に対して照合動作を行う。照合のための条件は、
出力回線６１に対応する宛先情報内の値が”　ｘ　ｘ　
ｌ　”（ｘ　：　Ｄｏｎ’　ｔ　ｃａｒｅ）で出線１の
セル出力可となっているアドレスである。照合動作で一
致がとれなければ出力すべきセルはないために、読出は
行われない。一致がとれた場合には、一致したアドレス
上に出力回線６１に出力すべきセルが存在していること
になるために、それを読出し、その後セル出力可否表示
ビットを出力可から出力不可状態の値に書換える。以下
同様に出力時分割バス７２上で出力回線６２に対応する
タイムスロットが次に出現すると、出力回線６２に対応
する宛先情報内の出線２の値〔“Ｘｌ１０　ｘ”（ｘ　
：　Ｄｏｎ’　ｔ　ｃａｒｅ）　）のセル出力可不可表
示に対して照合動作を行い、セルの読出動作をする。

〔発明の効果〕

以上説明したように、本発明は、スイッチ部の回線速度
を上げる必要がなく、容易に同報通信を行うことができ
る優れた効果がある。多数の同報回線を収容する場合に
は特に効果がある。

【図面の簡単な説明】

第１図は本発明一実施例セルスイッチのブロック構成図
。 第２図は本発明のセルスイッチのセルの構成図。 第３図は本発明のセルスイッチの共有メモリ回路内の構
成図。 １〜ｎ・・・出線、１１〜１３・・・入力回線、２０・
・・多重回路、３０・・・共有メモリ回路、３１・・・
連想記憶回路、４０・・・書込制御回路、５０・・・読
出制御回路、６１〜６３・・・出力回線、７１・・・入
力時分割バス、７２・・・出力時分割バス、８１・・・
通信情報、８２・・・宛先情報。

Claims (1)

1. 【特許請求の範囲】 １、複数の入力回線を介して所定長の通信情報の先頭部
   に宛先情報が付加されたセルを入力し入力時分割バスの
   この複数の入力回線に対応するタイムスロット上にそれ
   ぞれ時分割多重して出力する多重回路と、出力時分割バ
   スの宛先に対応するタイムスロット上のセルを分離して
   宛先に対応する出力回線に出力する分離回路とを備えた セルスイッチにおいて、 入力するセルを順序アドレスに格納する共有メモリ回路
   と、この格納されたセルの宛先情報に基づき空きアドレ
   スか否かを判定して上記入力時分割バスのタイムスロッ
   ト上のセルを順次にこの共有メモリ回路に書込む書込制
   御回路と、上記格納されたセルの宛先情報に基づき該当
   するアドレスから順次に上記出力時分割バスのタイムス
   ロットに対応するセルを読出してそのタイムスロットに
   与えこの該当するアドレスを空きとする読出制御回路と
   を備えた ことを特徴とするセルスイッチ。 ２、上記宛先情報は上記各出力回線へのセルの出力の可
   不可を示す上記出力回線ごとに対応したビット単位列か
   らなり、上記書込制御回路は上記共有メモリ回路に格納
   されたビット単位列がすべて出力不可を示す場合にその
   ビット単位列を格納するアドレスは空きアドレスとして
   判定し書込む手段を含み、上記読出制御回路は上記出力
   時分割バスのタイムスロットに対して上記共有メモリ回
   路に格納されたビット単位列が出力可を示す場合にその
   ビット単位列を格納するアドレスからセルを読出してそ
   のタイムスロットに与えそのビット単位列を出力不可の
   表示にする手段を含む請求項１記載のセルスイッチ。