JPH0489698A - 書き込み可能不揮発性メモリ - Google Patents
書き込み可能不揮発性メモリInfo
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- JPH0489698A JPH0489698A JP2200244A JP20024490A JPH0489698A JP H0489698 A JPH0489698 A JP H0489698A JP 2200244 A JP2200244 A JP 2200244A JP 20024490 A JP20024490 A JP 20024490A JP H0489698 A JPH0489698 A JP H0489698A
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- JP
- Japan
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- memory cell
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- 230000015654 memory Effects 0.000 title claims abstract description 37
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013479 data entry Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は書き込み可能不揮発性メモリ（以下、ＦＲＯＭ
という）に関し、特にそのデータ書き込み速度の改善に
関する。
という）に関し、特にそのデータ書き込み速度の改善に
関する。
［従来の技術］
従来のＦＲＯＭにおけるのデータ書き込み用の回路は、
第３図のようになっている。データ端子２０１から入力
されたデータは、アドレスバス２０２の下位信号２０３
によりデータ保持回路２０５のどこへ書き込むかを選択
するセレクタ回路２０４を通りデータ保持回路２０５に
送られる。送られたデータはデータ入力要求端子２０６
からのデータ入力要求信号２０７に同期してデータ保持
回路２０５内に保持される。このような動作を繰り返し
で行い、データ保持回路２０５にすべてデータの書き込
みが完了すると、メモリセル書き込み端子２０８よりの
メモリセル書き込み要求信号２０９により書き込み回路
２１１がデータ保持回路２０５内の全てのデータをメモ
リセル２１０に同時に書き込む。
第３図のようになっている。データ端子２０１から入力
されたデータは、アドレスバス２０２の下位信号２０３
によりデータ保持回路２０５のどこへ書き込むかを選択
するセレクタ回路２０４を通りデータ保持回路２０５に
送られる。送られたデータはデータ入力要求端子２０６
からのデータ入力要求信号２０７に同期してデータ保持
回路２０５内に保持される。このような動作を繰り返し
で行い、データ保持回路２０５にすべてデータの書き込
みが完了すると、メモリセル書き込み端子２０８よりの
メモリセル書き込み要求信号２０９により書き込み回路
２１１がデータ保持回路２０５内の全てのデータをメモ
リセル２１０に同時に書き込む。
第４図はその動作のタイミンクチャートである。
この従来の書き込み動作においてデータ入力期間２４．
０は、非常に高速に動作するのに対しデータ書き込み期
間２４１は、ＦＲＯＭの特性からデータ入力期間２４０
に比較してきわめて長い時間が必要である。
０は、非常に高速に動作するのに対しデータ書き込み期
間２４１は、ＦＲＯＭの特性からデータ入力期間２４０
に比較してきわめて長い時間が必要である。
［発明が解決しようとする課題］
前述した従来の書き込み回路は、その以前のデータバス
からの１組の入力ごとに書き込みを行う方式に比べ、複
数のデータをデータ保持回路に一旦保持してこれらデー
タを同時に書き込むことで、同じ容量のメモリの場合第
４図のデータ書き込み期間２４１の回数を数分の１にす
ることができ、その総和を結果的に数分の１にできる。
からの１組の入力ごとに書き込みを行う方式に比べ、複
数のデータをデータ保持回路に一旦保持してこれらデー
タを同時に書き込むことで、同じ容量のメモリの場合第
４図のデータ書き込み期間２４１の回数を数分の１にす
ることができ、その総和を結果的に数分の１にできる。
またデータ入力期間２４０は、はとんど無視できるため
結果的に書き込み総時間を大幅に低下することかできた
。
結果的に書き込み総時間を大幅に低下することかできた
。
しかし、さらにＦＲＯＭの大容量化が進むと、１回のデ
ータ入力期間２４０で入力するデータ量を多くせざるを
得ず、そうなるとこのデータ入力期間２４０も無視でき
なくなる。
ータ入力期間２４０で入力するデータ量を多くせざるを
得ず、そうなるとこのデータ入力期間２４０も無視でき
なくなる。
［発明の従来技術に対する相違点］
本発明は従来の書ぎ込み回路の入力端子類を全く変更せ
ずに、データ保持回路２０５とメモリセル２１０の間に
第２のデータ保持回路を追加し、データ入力期間２４０
とデータ書き込み期間２４１を同時平行して実行できる
という相違点がある。
ずに、データ保持回路２０５とメモリセル２１０の間に
第２のデータ保持回路を追加し、データ入力期間２４０
とデータ書き込み期間２４１を同時平行して実行できる
という相違点がある。
［課題を解決するための手段］
本発明のＦＲＯＭは、メモリセルに書き込まれる複数の
データ列を保持するデータ保持回路と、データ保持回路
から出力されるデータ列を書き込み要求信号に基づいて
メモリセルへ書き込ませる書ぎ込み回路とを備えた書き
込み可能不揮発性メモリにおいて、前記メモリセルと前
記データ保持回路との間に、該メモリセルへのデータ書
き込み期間にデータ列を保持する第２のデータ保持回路
を設けたことを特徴とする。
データ列を保持するデータ保持回路と、データ保持回路
から出力されるデータ列を書き込み要求信号に基づいて
メモリセルへ書き込ませる書ぎ込み回路とを備えた書き
込み可能不揮発性メモリにおいて、前記メモリセルと前
記データ保持回路との間に、該メモリセルへのデータ書
き込み期間にデータ列を保持する第２のデータ保持回路
を設けたことを特徴とする。
［実施例］
次に本発明の実施例を第１−図と第２図を参照して説明
する。
する。
尚、第３図に示した従来例と同一部分には同一符号を付
して重複する説明は省略する。本実施例の従来例との違
いは、第２のデータ保持回路１００がデータ保持回路２
０５とメモリセル２１０の間に挿入され、その保持要求
信号としてメモリセル書き込み要求信号２０９が入力さ
れている点であり、このデータ保持回路１００はデータ
保持回路２０５と同容量となっている。本実施例では第
２のデータ保持回路１００は、書き込み要求信号２０９
が要求状態ではデータ保持回路２０５からのデータを保
持した状態となり、その保持されたデータはその出力に
表れる。一方、要求状態でないときは、データ保持回路
２０５からのデータを保持することなく、そのまま出力
に表れるものである。すなわち、書き込み要求信号２０
９が要求状態の期間では第２のデータ保持回路１００に
保持されているデータは不変であり、書き込み要求信号
２０９が要求状態でない期間では、第２のデータ保持回
路１００の出力に表れるデータはデータ保持回路２０５
の出力データとなって変更可能となっている。
して重複する説明は省略する。本実施例の従来例との違
いは、第２のデータ保持回路１００がデータ保持回路２
０５とメモリセル２１０の間に挿入され、その保持要求
信号としてメモリセル書き込み要求信号２０９が入力さ
れている点であり、このデータ保持回路１００はデータ
保持回路２０５と同容量となっている。本実施例では第
２のデータ保持回路１００は、書き込み要求信号２０９
が要求状態ではデータ保持回路２０５からのデータを保
持した状態となり、その保持されたデータはその出力に
表れる。一方、要求状態でないときは、データ保持回路
２０５からのデータを保持することなく、そのまま出力
に表れるものである。すなわち、書き込み要求信号２０
９が要求状態の期間では第２のデータ保持回路１００に
保持されているデータは不変であり、書き込み要求信号
２０９が要求状態でない期間では、第２のデータ保持回
路１００の出力に表れるデータはデータ保持回路２０５
の出力データとなって変更可能となっている。
本実施例の動作は、第２図における最初の書き込み期間
３０１と次の書き込み期間３０２にわけて説明する。ま
ず最初の書き込み期間３０１では第１図のデータ入力端
子２０１から入力されたデータがアドレスバス２０２の
下位信号２０３によりデータ保持回路２０５のどこへ書
き込むかを選択するセレクタ回路２０４を通り送られる
。送られたデータはデータ入力要求信号２０６からのデ
ータ入力要求信号２０７に同期してデータ保持回路２０
５内に保持される。この最初の書き込み期間ではメモリ
セル書き込み端子２０８からは、メモリセル書き込み要
求信号２０９が要求状態でないため、データ保持回路２
０５のデータは、そのまま第２のデータ保持回路１００
に入力され、その出力に現れる。一連のデータの書き込
みが完了した時点で全てのデータはデータ保持回路２０
５に保持され、その出力に表れた同データは第２のデー
タ保持回路１００の出力にも表れている。その後、メモ
リセル書き込み端子２０８よりメモリセル書き込み要求
信号２０９が要求状態となると、第２のデータ保持回路
１００の中のデータは保持状態となり、そのままメモリ
セル２１０に書き込まれる。尚、この最初の書き込み期
間３０１の時間は従来の技術の場合と同じ時間が必要で
ある。
３０１と次の書き込み期間３０２にわけて説明する。ま
ず最初の書き込み期間３０１では第１図のデータ入力端
子２０１から入力されたデータがアドレスバス２０２の
下位信号２０３によりデータ保持回路２０５のどこへ書
き込むかを選択するセレクタ回路２０４を通り送られる
。送られたデータはデータ入力要求信号２０６からのデ
ータ入力要求信号２０７に同期してデータ保持回路２０
５内に保持される。この最初の書き込み期間ではメモリ
セル書き込み端子２０８からは、メモリセル書き込み要
求信号２０９が要求状態でないため、データ保持回路２
０５のデータは、そのまま第２のデータ保持回路１００
に入力され、その出力に現れる。一連のデータの書き込
みが完了した時点で全てのデータはデータ保持回路２０
５に保持され、その出力に表れた同データは第２のデー
タ保持回路１００の出力にも表れている。その後、メモ
リセル書き込み端子２０８よりメモリセル書き込み要求
信号２０９が要求状態となると、第２のデータ保持回路
１００の中のデータは保持状態となり、そのままメモリ
セル２１０に書き込まれる。尚、この最初の書き込み期
間３０１の時間は従来の技術の場合と同じ時間が必要で
ある。
次に、次のデータ書き込み期間３０２について説明する
。この期間は、最初の書き込み期間３０１のデータ書き
込み期間２４１の間に開始することができる。最初のデ
ータのためのメモリセル書き込み要求信号２０９が要求
状態のままデータ入力要求端子２０６からデータ入力要
求信号２０７が、データ保持回路２０５に入力され、次
のデータが保持されていっても、最初のデータのメモリ
セル２１０への書き込み動作は第２のデータ保持回路１
００によって保証される。次に、全ての次のデータ入力
が完了すると最初のデータの書き込み期間が完了するの
を待って、すぐに次のデータのデータ書き込み期間２４
１を開始できる。このように以降の動作も同様に１つ前
の期間の完了を待たずに同時進行が可能となる。
。この期間は、最初の書き込み期間３０１のデータ書き
込み期間２４１の間に開始することができる。最初のデ
ータのためのメモリセル書き込み要求信号２０９が要求
状態のままデータ入力要求端子２０６からデータ入力要
求信号２０７が、データ保持回路２０５に入力され、次
のデータが保持されていっても、最初のデータのメモリ
セル２１０への書き込み動作は第２のデータ保持回路１
００によって保証される。次に、全ての次のデータ入力
が完了すると最初のデータの書き込み期間が完了するの
を待って、すぐに次のデータのデータ書き込み期間２４
１を開始できる。このように以降の動作も同様に１つ前
の期間の完了を待たずに同時進行が可能となる。
［発明の効果コ
以上説明したように本発明は、メモリセルとデータ保持
回路との間に第２のデータ保持回路を設けたため、デー
タのメモリセルへの書き込みと次のデータの入力を平行
して実行することができ、実質的にＦＲＯＭの書き込み
時間を低減する効果がある。
回路との間に第２のデータ保持回路を設けたため、デー
タのメモリセルへの書き込みと次のデータの入力を平行
して実行することができ、実質的にＦＲＯＭの書き込み
時間を低減する効果がある。
第１図は本発明の一実施例に係るＦＲＯＭを示すブロッ
ク図、第２図はその動作を説明するタイミングチャート
、第３図は従来例のＦＲＯＭを示すブロック図、第４図
はその動作を説明するタイミングチャートである。 １００・・・・・第２のデータ保持回路、２０１・・・
・・データ端子、 ２０２・・φ・・アドレスバス、 ２０３・・・・・アドレスバスの下位信号、２０４・・
・・・セレクタ回路、 ２０５・・・・・データ保持回路、 ２０６４ ψ ・ ２０７ ・ ・ ・ ・データ入力要求端子、 ・データ入力要求信号 （ハイレベルで要求状態）、 ２０訃 ２０９ φ ２１０ ◆ ２１１ ・ ２４１ ・ ３０１ ・ ３０２ ・ メモリセル書き込み端子、 メモリセル書き込み要求信号、 メモリセル、 書き込み回路、 データ入力期間、 データ書き込み期間、 最初の書き込み期間、 次の書き込み期間。 特許出願人 日本電気アイジ−マイコンシステム株式会
社
ク図、第２図はその動作を説明するタイミングチャート
、第３図は従来例のＦＲＯＭを示すブロック図、第４図
はその動作を説明するタイミングチャートである。 １００・・・・・第２のデータ保持回路、２０１・・・
・・データ端子、 ２０２・・φ・・アドレスバス、 ２０３・・・・・アドレスバスの下位信号、２０４・・
・・・セレクタ回路、 ２０５・・・・・データ保持回路、 ２０６４ ψ ・ ２０７ ・ ・ ・ ・データ入力要求端子、 ・データ入力要求信号 （ハイレベルで要求状態）、 ２０訃 ２０９ φ ２１０ ◆ ２１１ ・ ２４１ ・ ３０１ ・ ３０２ ・ メモリセル書き込み端子、 メモリセル書き込み要求信号、 メモリセル、 書き込み回路、 データ入力期間、 データ書き込み期間、 最初の書き込み期間、 次の書き込み期間。 特許出願人 日本電気アイジ−マイコンシステム株式会
社
Claims (1)
- メモリセルに書き込まれる複数のデータ列を保持するデ
ータ保持回路と、データ保持回路から出力されるデータ
列を書き込み要求信号に基づいてメモリセルへ書き込ま
せる書き込み回路とを備えた書き込み可能不揮発性メモ
リにおいて、前記メモリセルと前記データ保持回路との
間に、該メモリセルへのデータ書き込み期間にデータ列
を保持する第２のデータ保持回路を設けたことを特徴と
する書き込み可能不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20024490A JP2798485B2 (ja) | 1990-07-26 | 1990-07-26 | 書き込み可能不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20024490A JP2798485B2 (ja) | 1990-07-26 | 1990-07-26 | 書き込み可能不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0489698A true JPH0489698A (ja) | 1992-03-23 |
| JP2798485B2 JP2798485B2 (ja) | 1998-09-17 |
Family
ID=16421191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20024490A Expired - Fee Related JP2798485B2 (ja) | 1990-07-26 | 1990-07-26 | 書き込み可能不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798485B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259253A (ja) * | 2002-05-21 | 2009-11-05 | Sandisk Corp | パイプラインメモリのための効率的な読出し、書込み方法 |
| JP2010129106A (ja) * | 2008-11-25 | 2010-06-10 | Samsung Electronics Co Ltd | 不揮発性半導体記憶装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133293A (ja) * | 1987-11-18 | 1989-05-25 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPH01166396A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | 半導体記憶装置 |
| JPH02143983A (ja) * | 1988-11-25 | 1990-06-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1990
- 1990-07-26 JP JP20024490A patent/JP2798485B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133293A (ja) * | 1987-11-18 | 1989-05-25 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| JPH01166396A (ja) * | 1987-12-23 | 1989-06-30 | Hitachi Ltd | 半導体記憶装置 |
| JPH02143983A (ja) * | 1988-11-25 | 1990-06-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009259253A (ja) * | 2002-05-21 | 2009-11-05 | Sandisk Corp | パイプラインメモリのための効率的な読出し、書込み方法 |
| JP2010129106A (ja) * | 2008-11-25 | 2010-06-10 | Samsung Electronics Co Ltd | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2798485B2 (ja) | 1998-09-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |