JPH01194185A - メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、メモリ素子に係り、特にメモリの一部または
全体を高速にクリアするのに好適な技術に関するもので
ある。

〔従来の技術〕

メモリ素子におけるクリア処理を高速化する技術として
は、特開昭５７−１６２１５８号がある。

上記公報においては、メモリ全体のクリアを高速化する
技術について提案がなされている。

一方、メモリ素子の容量は近年盤々増大する傾向にあり
、その一部のみをクリアする用途が次第に拡がってきた
。たとえば、ファクシミリあるいはレーザービームプリ
ンタを用いるワークステーション等においては、高機能
化により画面の重ね書き、部分書き等が頻繁に行われる
ようになり、大容量メモリの部分クリアの高速化の要求
が特に高まってきている。

〔発明が解決しようとする課題〕

しかし、上記公報に記載された技術では、メモリの全体
クリアの場合においても十分な高速性が得られず、しか
もメモリ素子の一部分についての高速クリアについては
配慮されていなかった。そのため、メモリ素子の部分ク
リアを行う場合には、メモリ素子に対して該当アドレス
を外部から指定するとともに、クリアアドレス値の更新
、ならびにクリア終了アドレスの検出等、クリア処理の
制御をメモリ素子の外部に設けられた制御部またはプロ
グラムによるソフトウェアの制御によって行う必要があ
った。

ところがソフトウェアの制御は処理に時間を要するため
現実的ではなく、マイクロプロセッサ等のメモリ素子の
外部の制御部に依存することは、クリア処理の十分な高
速化を図ることができず、さらに、当該クリア処理中は
制御部がこれに独占されるため、制御部に対して他の処
理を割り当てることが不可能となり、システム全体の処
理が効率的でなかった。

本発明は、上記課題に着目してなされたものであり、そ
の目的はメモリ素子の一部および全体の高速クリア処理
を可能とし、効率的な処理が可能な技術を提供すること
にある。

本発明の上記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を説明すると、次の通りである。

すなわち、複数のメモリセル単位に分割された言己憶手
段と、該記憶手段に対して外部から与えられたクリア開
始アドレスを初期値としてこれに基づいて順次更新され
たクリアアドレス値をメモリセルに与える手段と、外部
から与えられた終了アドレス値と上記クリアアドレス値
とを比較し両アドレス値が一致した場合にクリア処理を
終了する手段と、クリアアドレス値をメモリセルに与え
る際にメモリセルを指定する選択手段とを備えたもので
ある。

〔作用〕

上記した手段によれば、外部からクリア開始アドレスと
クリア終了アドレスとを与えるのみで、メモリ素子内で
順次クリアアドレス値を更新してクリア処理を行うため
、外部からの制御によりクリア処理を行う場合に較べて
高速な処理を実現できる。

また、メモリ全体をクリアする場合には、分割された全
てのメモリセルを選択して同時にアドレスを与えること
により、極めて高速なりリア処理を実現できる。

さらに、部分クリア、全体クリアのいずれの場合におい
ても、クリア開始アドレスとクリア終了アドレスとを与
えた後は独立してメモリ素子内のみでクリア処理が継続
されるため、この間、制御部を別の処理に割り当てるこ
とが可能となりシステム全体の処理をより効率的に行う
ことができる。

〔実施例〕

第１図は本発明の一実施例であるメモリ素子の回路構成
を示す説明図である。

本実施例のメモリ素子は、複数個に分割されたメモリセ
ル１を中心に構成されてふり、このメモリセル１に対し
て通常の読み書きのアドレス並びにクリア中のクリアア
ドレスを保持するアドレスレジスタ２、クリアの終了ア
ドレスを保持するクリア終了アドレスレジスタ３、クリ
ア処理中の状態を保持する状−態保持レジスタ４、クリ
ア処理中においてクリア開始アドレスからのアドレス増
分値を保持するアドレス増分レジスタ５、メモリセル１
への入力データを保持する人力データレジスタ２６の各
レジスタを有している。

同図において、６は上記アドレスレジスタ２の出力と上
記アドレス増分レジスタの出力とを加算する加算器、７
および２８はアドレスレジスタ２の出力とクリア終了ア
ドレスレジスタ３の出力との一致検出を行う比較回路、
８は上記アドレスレジスタ２の出力の一部をデコードす
るデコーダ、９はメモリセル１へのライトパルスを発生
するライトパルス発生器、１０はこのライトパルス発生
器９に対してタイミングを与える発振器である。

さらに、１１および１２はセレクタ、１３および工４は
ＯＲゲート、２９はＡＮＤゲートをそれぞれ示している
。

また、本回路への信号系は、まず人力信号については、
同図において、１５がアドレスを与えるアドレス人力信
号、１６はメモリクリアの際の終了アドレスを与えるク
リア終了アドレス入力信号、１７はメモリセル１への書
込みデータを与えるデータ人力信号、１９はライトイネ
ーブル入力信号、２０はクリア指示人力信号、２１はク
リアリセット信号、２４はクリア処理の際のアドレス増
分値をアドレス増分レジスタ５に対して与えるアドレス
増分入力信号、２５はメモリ全体をクリアする場合に全
メモリセル１をセレクト状態とするためのメモリフルセ
レクト信号をそれぞれ示している。

一方、出力信号については、メモリセル１からの読出し
データを出力するデータ出力信号１８．２２はメモリセ
ル１のクリア処理中に図示されない主制御部に対して出
力されるクリアビジー信号、２３は該主制御部に対して
クリア処理の終了を通知するクリア終了信号を示してい
る。

上記回路構成において、通常のデータの読み書きに際し
ては、アドレス入力信号１５によって、アドレスレジス
タ２を経て各メモリセルｌのアドレスＡが指定され、こ
れと同時に、デコーダ８によりデコードされたセルイネ
ーブル信号ＣＥによって所定のメモリセル１が指定され
て、当該メモリセル１のアドレスが特定される。

この状態で、セレクタ１２を経てライトイネーブル入力
信号１９がライトパルス発生器９に入力されると、各メ
モリセル１に対してライトイネーブル信号ＷＥがそれぞ
れ入力される。このＷＥに同期して、入力データレジス
タ２６に保持された入力データがデータ人力信号を介し
て上記所定のメモリセル１の特定アドレスに書き込まれ
る。データの読出しの場合にも上記とほぼ同様にしてデ
ータ出力信号１８を介して各メモリセル１に記憶された
データが外部に出力される。以上のデータの読み書きに
際しては、従来のメモリ素子における通常の動作と何ら
変わりはない。

以下に、本実施例のメモリ素子の特徴的な動作である部
分クリア並びに全体クリアの動作について説明する。

まず本メモリ素子の部分クリア、すなわち所定のクリア
開始アドレスからクリア終了アドレスまでのクリア処理
を実行する場合について説明する。

アドレス入力信号１５を通じてアドレスレジスタ２に対
してクリアの開始アドレスがセットされると、これと同
期してクリア終了アドレス入力信号１６を通じてクリア
の終了アドレスがクリア終了アドレスレジスタ３にセッ
トされる。

次に、データ人力信号１７を通じてクリアデータ（通常
クリア時は“１”であるが、場合によっては“０″でも
構わない）が人力データレジス、７２６にセットされる
。続いて、アドレス増分人力信号２４を通じてクリアア
ドレスの増分値（通常は“１”であるが、“２″以上の
増分であってもよい）がアドレス増分レジスタ５にセッ
トされる。

続いて、クリア指示人力信号２０により状態保持レジス
タ４に“１”がセットされると、図示されない主制御部
に対してクリアビジー信号２２がＯＮ状態で出力される
。この信号の出力により、たとえば制御部はこの後、ク
リア処理を完了するまで当該メモリ素子に関与する必要
はなくなり、制御部を別のメモリ素子へのアクセス等の
処理に割り当てることができる。

上記クリアビジー信号２２は比較回路７，２８をイネー
ブル状態とするとともに、セレクタ１１および１２に対
しても出力され、セレクタ１１では該信号２０の人力に
よってアドレスレジスタ２に対するアドレス値の人力を
外部のアドレス人力信号１５から加算器６のアドレス出
力２７に切り換える。また、セレクタ１２では上記クリ
アビジー信号２２の入力によりライトパルス発生器９に
対する人力を、外部のライトイネーブル入力信号１９か
ら発振器１０の出力に切り換える。これにより、加算器
６で１サイクル毎に加算されるアドレスと同期してライ
トパルスがライトパルス発生器９より各メモリセル１の
ライトイネーブルＷＥに人力されるため、メモリ素子の
外部の制御に依存することなく、独立してクリア動作を
行うことが可能となる。

上記クリア動作をさらに詳しく説明すると、まずアドレ
スレジスタ２より、クリアの開始アドレスが各メモリセ
ル１のアドレス入力Ａに対して入力され、デコーダ８か
らのセルイネーブル信号ＣＥにより選択された該当セル
の該当アドレスの内容が上記ライトイネーブル信号ＷＥ
に同期してクリアされる。次に、アドレス増分レジスタ
５にセットされた増分値に従って、上記加算器６により
上記開始アドレスよりも所定値だけ増分されたアドレス
がアドレスレジスタ２にセットされる。上記にも説明し
たように、通常の増分値は“１”であるため、アドレス
はｌずつシフトアップしてアドレスレジスタ２にセット
されることになるが、この増分値を外部から変更するこ
とにより、任意の数値毎のアドレスのクリアが可能とな
る。

このようにして順次メモリセル１のクリア処理が継続さ
れる。一方、比較回路７は上記のように順次更新される
アドレスレジスタ２からの出力アドレス値と、クリア終
了アドレスレジスタ３に保持された終了アドレス値とを
比較し、両アドレス値が一致した場合には、ＯＲゲート
１３を通じて状態保持レジスタ４をリセットする。この
状態保持レジスタ４のリセットにより、クリアビジー信
号２２がＯＦＦ状態となる。これにより、比較回路７は
ディスエーブル状態になるとともに、セレクタ１１はア
ドレスレジスタ２に対する人力を外部からのアドレス入
力信号１５側に切り換え、セレクタ１２はライトパルス
発生器に対する入力を、外部からのライトイネーブル人
力信号１９に切り換える。また、以上の処理と同期して
、ＯＲゲート１３を通じてクリア終了信号２３が○Ｎと
なり、主制御部等に対してクリア処理の完了が通知され
る。なお、アドレスレジスタ２等における固定エラーに
よって比較回路７のＯＮ出力が得られず、クリアビジー
信号２２がＯＮ状態のままとなってしまうことを防止す
るために、上記ＯＲゲートに対して強制的にクリアリセ
ット信号２１を外部より入力して状態保持レジスタ４を
リセットしてクリア状態を解除することも可能である。

このように、本実施例によればメモリの一部をクリアす
る場合において、主制御部はクリアの開始アドレスと終
了アドレスとセットし、クリア指示人力信号２０を与え
てやれば良く、クリア開始後は該メモリ素子内において
順次アドレスを更新してクリア処理を継続する。したが
って、このクリア処理中は、主制御部は他のメモリへの
アクセス等の異なる処理を行うことができ、システムの
効率的な処理が実現する。

次に、本メモリ素子の全体をクリアする場合について説
明する。

全体クリアの場合には、クリア指示入力信号２０により
状態保持レジスタ４に“１”がセットされると同時に、
メモリフルセレクト信号２５を介して全てのメモリセル
１が同時にイネーブル状態とされ、このイネーブル状態
がクリア終了まで維持される。これと同期して、アドレ
ス人力信号１５によりクリア開始アドレス（例えばａｌ
ｌ“０”番地）がアドレスレジスタ２にセットされる。

−方、クリア終了アドレスレジスタ３にはクリア終了ア
ドレス入力信号１６を介してクリア終了アドレス（例え
ばａｌｌ“１”番地）がセットされる。

また、入力データレジスタ２６にはデータ入力信号１７
によってクリアデータ（“０”または“１′）がセット
される。次にアドレス増分入力信号２４によりアドレス
増分値（全体クリア時の場合は“１”）がアドレス増分
レジスタ５にセットされる。

以降のクリア処理動作については、上記に説明した部分
クリアの場合とほぼ同様であるが、異なる点を説明する
と以下の通りである。

すなわち、全体クリアの場合には、部分クリアとは異な
り、メモリフルセレクト信号２５によって全てのセルが
選択状態となっているため、順次更新されるアドレスレ
ジスタ２の出力に基づいて、全てのメモリセル１の該当
アドレスは同時にクリアされる。したがって、本実施例
でたとえばメモリセル単位がｎ個に分割されているとす
ると、本メモリ素子における全体クリアの処理時間は、
メモリの全体のアドレスを順次更新してクリアする場合
に比較して１／ｎに短縮されることになる。

全体クリアの場合の終了アドレスの検出は、比較回路２
８で行われている。この比較回路２８は、例えばアドレ
スレジスタ２およびクリア終了アドレスレジスタ３から
セルイネーブル入力ＧＥにおけるＣＥｍを除外したアド
レスのみの比較を行うように構成されている。すなわち
、全体クリアの場合には、メモリフルセレクト信号２５
によって、全ツノメモリセル１のセルイネーブル人力Ｃ
Ｅが選択状態となっているため、アドレス値の比較に際
しては、このＣＥＯ値を考慮する必要がないためである
。したがって、ＣＥ値を除外した小さなアドレス値の比
較のみで足りるため、比較回路２８による一致検出時間
が短縮され、この結果メモリのクリア時間もさらに大幅
に短縮される。

上記のように比較回路２８によってアドレスレジスタの
アドレス値とクリア終了アドレスレジスタ３の両アドレ
ス出力値の一致が検出された場合には、ＡＮＤゲート２
９によって、この比較回路２８からの出力とメモリフル
セレクト信号２５との論理積が成立し、ＯＲゲート１３
を経て状態保持レジスタ４がリセットされる。

以上のように、本実施例によれば、次のような効果を得
ることができる。

（１）、メモリを部分的にクリアする際にも、クリア開
始時にクリア開始アドレスとクリア終了アドレスとを与
えてやるのみで、メモリ素子の内部で順次アドレスが更
新されてメモリセル１がクリアされるため、外部からア
ドレスを指定してメモリのクリア処理を制御する従来の
方式に較べて、メモリの内部処理のみで足りるため、ク
リア処理を高速に行うことができる。

（２）、また、メモリの全体クリアを行う場合には、上
記（１）に加えて、メモリフルセレクト信号２５により
全てのメモリセル１を選択状態として、これらのメモリ
セル１に対して同時にクリア処理を実行するため、メモ
リセル１の分割単位に対応して、クリア処理をより高速
に行うことができる。

（３）、また、上記〔２〕において、アドレスレジスタ
２のアドレス出力値とクリア終了アドレスレジスタ３と
の出力値の比較に際して、ＣＥ値を除外した小さなアド
レス値のみを比較することにより、クリア終了アドレス
の検出時間がより短縮され、メモリの全体クリアの処理
時間がさらに短縮される。

（４）、上記（１）あるいは〔２〕において、クリア処
理の継続中は、外部の主制御部等とは独立して処理が可
能であるため、この間は主制御部等を別の処理に割り当
てることが可能となり、システム全体の処理効率を向上
できる。

上記の諸点に関して、特に動作中にメモリの部分クリア
を多用するファクシミリあるいはレーザービーム方式プ
リンタ等においては、十分な効果が期待できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、本発明によれば、外部からクリア開始アドレ
スとクリア終了アドレスとを与えるのみで、メモリ素子
内で単独でクリアアドレス値を更新して順次クリア処理
を行うため、高速なメモリクリア処理を実現できる。

また、全体クリアの際に全てのメモリセルの指定を行う
ことにより、メモリ素子の全体クリアを極めて高速に行
うことができる。

さらに、クリアアドレスの更新における増分を外部から
の増分値の人力によって変更可能とすることにより、所
定番地のアドレス毎の高速なりリア処理が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例であるメモリ素子の回路構成
を示す説明図である。 １・・・メモリセル、２・−・アドレスレジスタ、３・
・・クリア終了アドレスレジスタ、４・・・状態保持レ
ジスタ、５・・・アドレス増分レジスタ、６・・・加算
器、７・・・比較回路、８゜・・・デコーダ、９・・・
ライトパルス発生器、１０・・・発振器、１１．１２・
・・セレクタ、１３．１４・・・ＯＲゲート、１５・・
・アドレス入力信号、１６・・・クリア終了アドレス入
力信号、１７・・・データ入力信号、１８・・・データ
出力信号、１９・・・ライトイネーブル入力信号、２０
・・・クリア指示入力信号、２１・・・クリアリセット
信号、２２・・・クリアビジー信号、２３・・・クリア
終了信号、２４・・・アドレス増分人力信号、２５・・
・メモリフルセレクト信号、２６・・・入力データレジ
スタ、２７・・・アドレス出力、２８・・・比較回路、
２９・　　・　　・　　ＡＮＤ　　ゲ　−　ト　。 代理人　弁理士　筒　井　大　和 第１図

Claims (1)

1. 【特許請求の範囲】 １、複数のメモリセル単位に分割された記憶手段と、該
   記憶手段に対して外部から与えられたクリア開始アドレ
   スを初期値としてこれに基づいて順次更新されたクリア
   アドレス値をメモリセルに与える手段と、外部から与え
   られた終了アドレス値と上記クリアアドレス値とを比較
   し両アドレス値が一致した場合にクリア処理を終了する
   手段と、クリアアドレス値をメモリセルに与える際にメ
   モリセルを指定する選択手段とを備えたメモリ素子。 ２、上記メモリセルを指定する選択手段が、単一のメモ
   リセルを指定可能であるとともに全てのメモリセルの指
   定が可能であることを特徴とする請求項１記載のメモリ
   素子。 ３、上記クリアアドレス値の更新における増加分が外部
   からのアドレス増分値の入力によって変更可能であるこ
   とを特徴とする請求項１記載のメモリ素子。