JPH01223542A - Ｒｏｍ切りシステム - Google Patents
Ｒｏｍ切りシステムInfo
- Publication number
- JPH01223542A JPH01223542A JP63048849A JP4884988A JPH01223542A JP H01223542 A JPH01223542 A JP H01223542A JP 63048849 A JP63048849 A JP 63048849A JP 4884988 A JP4884988 A JP 4884988A JP H01223542 A JPH01223542 A JP H01223542A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- address
- cutting
- data
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000872 buffer Substances 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ＲＯＭ切りシステムにかかり、特に高速で
ＲＯＭ切りの可能なＲＯＭ切りシステムに関する。
ＲＯＭ切りの可能なＲＯＭ切りシステムに関する。
［従来の技術］
ＲＯＭのメモリエリアにイニシャルデータを書き込む動
作をＲＯＭ切りといい、第３図は従来のＲＯＭ切りシス
テムのブロック図を示したものである。
作をＲＯＭ切りといい、第３図は従来のＲＯＭ切りシス
テムのブロック図を示したものである。
図において、（１）はＣＰＵで、（２）はＲＡＭである
。ここでＲＯＭ切りに必要なデータはＣＰＵ（１）の制
御のもとでＲＡ Ｍ （２）内に格納される。
。ここでＲＯＭ切りに必要なデータはＣＰＵ（１）の制
御のもとでＲＡ Ｍ （２）内に格納される。
（３） 、 （４）はそれぞれアドレスバスおよびデー
タバスで、所定のアドレス情報とデータ情報とがＣＰＵ
（１）の制御のもとで伝送される。（５）および（６）
はそれぞれＲＯＭ切りアドレスラッチおよびＲＯＭ切り
データラッチで、書き込まれるべきアドレスとそのデー
タとが格納される。また（７）はＲＯＭデータリードバ
ッファであり、（８）はＲＯＭ切りのボートデコーダで
ある。
タバスで、所定のアドレス情報とデータ情報とがＣＰＵ
（１）の制御のもとで伝送される。（５）および（６）
はそれぞれＲＯＭ切りアドレスラッチおよびＲＯＭ切り
データラッチで、書き込まれるべきアドレスとそのデー
タとが格納される。また（７）はＲＯＭデータリードバ
ッファであり、（８）はＲＯＭ切りのボートデコーダで
ある。
ボートデコーダ（８）は、ＲＯＭ切りパルス回路（９）
を制御し、ＲＯＭ切り時にパルス回路（９）を介して書
き込み用のパルスをメモリデコード＆ＲＯＭ切りモード
判別回路（１１）に出力する。また（１０）はＲＯＭ切
り電圧を制御するＲＯＭ切り電圧回路で、ＲＯＭ切り時
に書き込み電圧をＲＯＭに供給する。
を制御し、ＲＯＭ切り時にパルス回路（９）を介して書
き込み用のパルスをメモリデコード＆ＲＯＭ切りモード
判別回路（１１）に出力する。また（１０）はＲＯＭ切
り電圧を制御するＲＯＭ切り電圧回路で、ＲＯＭ切り時
に書き込み電圧をＲＯＭに供給する。
判別回路（１１）は、ＲＯＭのチップセレクト信号を制
御し、ＲＯＭ切り時かシステム実行時かを判別する動作
を行なう。ＲＯＭは前半ＲＯＭエリア（１２）と後半Ｒ
ＯＭエリア（１３）とをもっており、前半ＲＯＭエリア
（１２）は、先頭アドレスを有しており、後半ＲＯＭエ
リア（１３）は最終アドレスを有している。さらに（１
４）は、前半ＲＯＭエリア（１２）および後半ＲＯＭエ
リア（１３）を制御するＲＯＭデータコントロールバッ
ファで、ＲＯＭ切り時およびデコード時にデータの書き
込みおよび読み出しを行なう。また（１６）は高速切り
ＶＣＣ電源であって、通常６ｖの電圧が用意され、Ｒ
ＯＭに供給されている。
御し、ＲＯＭ切り時かシステム実行時かを判別する動作
を行なう。ＲＯＭは前半ＲＯＭエリア（１２）と後半Ｒ
ＯＭエリア（１３）とをもっており、前半ＲＯＭエリア
（１２）は、先頭アドレスを有しており、後半ＲＯＭエ
リア（１３）は最終アドレスを有している。さらに（１
４）は、前半ＲＯＭエリア（１２）および後半ＲＯＭエ
リア（１３）を制御するＲＯＭデータコントロールバッ
ファで、ＲＯＭ切り時およびデコード時にデータの書き
込みおよび読み出しを行なう。また（１６）は高速切り
ＶＣＣ電源であって、通常６ｖの電圧が用意され、Ｒ
ＯＭに供給されている。
次に動作について説明する。ＲＯＭ切り時ＣＰＵ（１）
はＲＯＭ切りアドレスラッチ（５）に先頭アドレスから
アドレスをセットし、ＲＯＭ切りデータラッチ（６）に
ＲＯＭ （２）に蓄積されていた書き込み用のデータを
読み出してセットする。
はＲＯＭ切りアドレスラッチ（５）に先頭アドレスから
アドレスをセットし、ＲＯＭ切りデータラッチ（６）に
ＲＯＭ （２）に蓄積されていた書き込み用のデータを
読み出してセットする。
ついでＲＯＭ切りボートデコーダ（８）に対してＲＯＭ
切り電圧の供給とＲＯＭ切りパルスの発生とを命令する
。これによりＲＯＭ切り電圧回路（１０）から前半ＲＯ
Ｍエリア （１２）と後半ＲＯＭ！リアエリア）とに対
し、ＲＯＭ切り電圧が供給され、ＲＯＭ切りパルス回路
（９）からモード判別回路（１１）に書き込みパルスが
出力される。
切り電圧の供給とＲＯＭ切りパルスの発生とを命令する
。これによりＲＯＭ切り電圧回路（１０）から前半ＲＯ
Ｍエリア （１２）と後半ＲＯＭ！リアエリア）とに対
し、ＲＯＭ切り電圧が供給され、ＲＯＭ切りパルス回路
（９）からモード判別回路（１１）に書き込みパルスが
出力される。
モード判別回路（１１）は、ＲＯＭ切り電圧を供給する
と同時にメモリデコード出力に書き込みパルスを論理積
条件を求めて出力する。これにより前半ＲＯＭエリア（
１２）の先頭アドレスから順次ＲＯＭ切りが実行される
。
と同時にメモリデコード出力に書き込みパルスを論理積
条件を求めて出力する。これにより前半ＲＯＭエリア（
１２）の先頭アドレスから順次ＲＯＭ切りが実行される
。
データの読み出し時にはＲＯＭデータコントロールバッ
ファ（１４）を介してＲＯＭデータリードバッファ（７
）からデータを読み出す。
ファ（１４）を介してＲＯＭデータリードバッファ（７
）からデータを読み出す。
［発明が解決しようとする課題］
従来のＲＯＭ切りシステムは、アドレスバスとデータバ
スとが前半ＲＯＭエリア、後半ＲＯＭエリアとも共通バ
スで接続されていたため、１回のＲＯＭ切りで１アドレ
ス分しかＲＯＭ切りできないという課題があった。その
ため広範囲のメモリエリアを持つＲＯＭをＲＯＭ切りし
ようとするさいには長時間を要するという課題があった
。
スとが前半ＲＯＭエリア、後半ＲＯＭエリアとも共通バ
スで接続されていたため、１回のＲＯＭ切りで１アドレ
ス分しかＲＯＭ切りできないという課題があった。その
ため広範囲のメモリエリアを持つＲＯＭをＲＯＭ切りし
ようとするさいには長時間を要するという課題があった
。
この発明は上記のような課題を解消するためになされた
もので、２アドレス分のＲＯＭ切りを同時に行なうこと
ができＲＯＭ切り時間を削減したＲＯＭ切りシステムを
提供することを目的とする。
もので、２アドレス分のＲＯＭ切りを同時に行なうこと
ができＲＯＭ切り時間を削減したＲＯＭ切りシステムを
提供することを目的とする。
［課題を解決するための手段］
この発明にかかるＲＯＭ切りシステムは、ＲＯＭ切りア
ドレスラッチの出力側に第１の回路手段を設け、前半Ｒ
ＯＭエリア内のアドレスと後半ＲＯＭエリア内のアドレ
スとが同時指定となるようにし、しかもデータバスも分
割し第２の回路手段を設けてＲＯＭ切りデータラッチか
ら供給されるＲＯＭ切りデータが同時指定されたアドレ
スにそれぞれ独立して供給されるようにして、２アドレ
ス分のＲＯＭ切りを同時に行なうものである。
ドレスラッチの出力側に第１の回路手段を設け、前半Ｒ
ＯＭエリア内のアドレスと後半ＲＯＭエリア内のアドレ
スとが同時指定となるようにし、しかもデータバスも分
割し第２の回路手段を設けてＲＯＭ切りデータラッチか
ら供給されるＲＯＭ切りデータが同時指定されたアドレ
スにそれぞれ独立して供給されるようにして、２アドレ
ス分のＲＯＭ切りを同時に行なうものである。
［作用］
この発明におけるＲＯＭ切りシステムは前半ＲＯＭエリ
アと後半ＲＯＭエリアとに対しそれぞれ独立してアドレ
ス指定とデータ指定とができるように動作するため、２
アドレス分のＲＯＭ切りを同時に行なえＲＯＭ切り時間
を約半分に節減することが可能となる。
アと後半ＲＯＭエリアとに対しそれぞれ独立してアドレ
ス指定とデータ指定とができるように動作するため、２
アドレス分のＲＯＭ切りを同時に行なえＲＯＭ切り時間
を約半分に節減することが可能となる。
［実施例コ
以下この発明の一実施例を第１図に基づいて説明する。
第１図はこの発明にかかるＲＯＭ切りシステムの一実施
例を示すブロック図である。なお図中第３図に示す従来
のシステムの構成部分と同一部分には同一符号を付しそ
の詳細説明は省略する。
例を示すブロック図である。なお図中第３図に示す従来
のシステムの構成部分と同一部分には同一符号を付しそ
の詳細説明は省略する。
この発明の場合には、ＲＯＭ切りデータラッチ（６）と
ＲＯＭデータリードバッファ（７）とが前半および後半
ＲＯＭエリア（１２） 、 （１３）用に２個ずつ実装
される。さらにＲＯＭ切りアドレスラッチ（５）の出力
側にＲＯＭ切りアドレス前半出力バッファ（１７）とＲ
ＯＭ切りアドレス後半出力バッファ（１８）とが設けら
れる。
ＲＯＭデータリードバッファ（７）とが前半および後半
ＲＯＭエリア（１２） 、 （１３）用に２個ずつ実装
される。さらにＲＯＭ切りアドレスラッチ（５）の出力
側にＲＯＭ切りアドレス前半出力バッファ（１７）とＲ
ＯＭ切りアドレス後半出力バッファ（１８）とが設けら
れる。
さらに前半出力バッファ（１７）と後半出力バッファ（
１８）の出力とを切りかえて後半ＲＯＭエリア（１３）
に供給するアドレス切換マルチプレクサが設けられ、こ
のマルチプレクサ（１９）は判別回路（１１）によりコ
ントロールされる。
１８）の出力とを切りかえて後半ＲＯＭエリア（１３）
に供給するアドレス切換マルチプレクサが設けられ、こ
のマルチプレクサ（１９）は判別回路（１１）によりコ
ントロールされる。
次に第１図に示す実施例の動作を第２図に示すフローチ
ャートを参照して説明する。第２図は、ＲＯＭ切り時の
フローチャートを示したものである。まずステップ（２
００）でＲＯＭ切りアドレスラッチ（５）に先頭アドレ
スをセットすると、ＲＯＭ切りアドレス前半出力バッフ
ァ（１７）には先頭アドレスが、ＲＯＭ切りアドレス後
半出力バッファ（１８）にはこの反転アドレスすなわち
後半ＲＯＭエリア（１３）の最終アドレスが出力される
。
ャートを参照して説明する。第２図は、ＲＯＭ切り時の
フローチャートを示したものである。まずステップ（２
００）でＲＯＭ切りアドレスラッチ（５）に先頭アドレ
スをセットすると、ＲＯＭ切りアドレス前半出力バッフ
ァ（１７）には先頭アドレスが、ＲＯＭ切りアドレス後
半出力バッファ（１８）にはこの反転アドレスすなわち
後半ＲＯＭエリア（１３）の最終アドレスが出力される
。
ついでステップ（２１０）および（２２０）においてＲ
ＯＭ切りデータラッチ（６）にそれぞれ前半ＲＯＭエリ
ア （１２）と後半ＲＯＭ！リア（１３）に書き込むデ
ータをセットする。
ＯＭ切りデータラッチ（６）にそれぞれ前半ＲＯＭエリ
ア （１２）と後半ＲＯＭ！リア（１３）に書き込むデ
ータをセットする。
ついでステップ（２３０）でＲＯＭ切りポートデコーダ
（８）にＲＯＭ切り電圧供給を命令すると、ＲＯＭ切り
電圧回路（１０）からＲＯＭ切り電圧が出力され、アド
レス切換マルチプレクサ（１９）が、ＲＯＭ切アドレス
後半出力バッファ（１８）の出力を後半ＲＯＭエリア（
１３）にアドレス入力する。
（８）にＲＯＭ切り電圧供給を命令すると、ＲＯＭ切り
電圧回路（１０）からＲＯＭ切り電圧が出力され、アド
レス切換マルチプレクサ（１９）が、ＲＯＭ切アドレス
後半出力バッファ（１８）の出力を後半ＲＯＭエリア（
１３）にアドレス入力する。
次にステップ（２４０）で書き込みパルスの発生を命令
すると、ＲＯＭ切りパルス回路（９）から１ｍｓの書き
込みパルスがメモリデコード＆ＲＯＭ切りモード判別回
路（１１）に出力され、メモリデコード条件と論理積条
件が求められて出力される。
すると、ＲＯＭ切りパルス回路（９）から１ｍｓの書き
込みパルスがメモリデコード＆ＲＯＭ切りモード判別回
路（１１）に出力され、メモリデコード条件と論理積条
件が求められて出力される。
ついでステップ（２５０）により書き込まれたデータを
読み出すとデータはＲＯＭデータリードバッファ（７）
を介してＣＰ Ｕ （１） に転送される。
読み出すとデータはＲＯＭデータリードバッファ（７）
を介してＣＰ Ｕ （１） に転送される。
この時前半ＲＯＭエリア（１２）と後半ＲＯＭエリア（
１３）のデータはメモリデコード＆ＲＯＭ切りモード判
別回路（１１）からの出力制御信号により切換えられる
。
１３）のデータはメモリデコード＆ＲＯＭ切りモード判
別回路（１１）からの出力制御信号により切換えられる
。
ステップ（２６（１）で、書き込みデータと読み出しデ
ータとを比較し、もし異なっていればステップ（２７０
）でＲＯＭ切りが所定回数例えば２５回行なわれたかど
うかを判断し、その結果に従いステップ（２４０）また
はステップ（２８０）へと制御を穆す。
ータとを比較し、もし異なっていればステップ（２７０
）でＲＯＭ切りが所定回数例えば２５回行なわれたかど
うかを判断し、その結果に従いステップ（２４０）また
はステップ（２８０）へと制御を穆す。
両データが等しい′場合には、ステップ（２８０）によ
り追加書き込みを実施し、ステップ（２９０）により全
エリアの書き込みが完了したかどうかのチエツクを行な
う。
り追加書き込みを実施し、ステップ（２９０）により全
エリアの書き込みが完了したかどうかのチエツクを行な
う。
ここでのチエツクは、従来のシステムでは最終アドレス
との比較であったが、この発明では先頭アドレスと最終
アドレスとから同時にＲＯＭ切りするため全エリアの２
分の１のアドレスとの比較をすることになる。もし全エ
リアが完了していなければ、アドレスインクリメントを
ステップ（３００）により行ないステップ（３１０）に
より次データをセットしてステップ（２４０）へ戻る。
との比較であったが、この発明では先頭アドレスと最終
アドレスとから同時にＲＯＭ切りするため全エリアの２
分の１のアドレスとの比較をすることになる。もし全エ
リアが完了していなければ、アドレスインクリメントを
ステップ（３００）により行ないステップ（３１０）に
より次データをセットしてステップ（２４０）へ戻る。
全エリアのＲＯＭ切りが完了した場合にはステップ（３
２０）においてベリファイし、エラーがある場合にはエ
ラー出力して終了する。
２０）においてベリファイし、エラーがある場合にはエ
ラー出力して終了する。
なお上述した実施例ではＲＯＭ切りアドレスラッチ（５
）の１ゲートに対しそのノンインバート出力とインバー
ト出力とで２アドレスをＲＯＭに対して入力するように
構成しているが、ＲＯＭ切りアドレスラッチ（５）を２
系統とし、おのおの異なったアドレスをセットできるよ
うな構成としてもよい。
）の１ゲートに対しそのノンインバート出力とインバー
ト出力とで２アドレスをＲＯＭに対して入力するように
構成しているが、ＲＯＭ切りアドレスラッチ（５）を２
系統とし、おのおの異なったアドレスをセットできるよ
うな構成としてもよい。
［発明の効果コ
以上のようにこの発明によれば、ＲＯＭ切り時にアドレ
スバスを２分割し、データバスも独立してゲートコント
ロールできるように構成したため、２アドレス符号を同
時にＲＯＭ切りできることとなり、ＲＯＭ切り時間を大
幅に短縮することができるという効果がある。
スバスを２分割し、データバスも独立してゲートコント
ロールできるように構成したため、２アドレス符号を同
時にＲＯＭ切りできることとなり、ＲＯＭ切り時間を大
幅に短縮することができるという効果がある。
第１図はこの発明の一実施例にかかるＲＯＭ切りシステ
ムのブロック構成図、第２図は第１図のシステムのＲＯ
Ｍ切り時の動作を説明するためのフローチャート、第３
図は従来のＲＯＭ切りシステムのブロック構成図である
。 （１）はＣＰ Ｕ 、 （２）はＲＡＭ。 （５）はＲＯＭ切りアドレスラッチ、 （６）はＲＯＭ切りデータラッチ、 （１２）は前半ＲＯＭエリア、 （１３）は後半ＲＯＭエリア、 （１７）はＲＯＭ切りアドレス前半出力バッファ、（１
８）はＲＯＭ切りアドレス後半出力バッファ、（１９）
はアドレス切換マルチプレクサ。 なお、図中同一符号は同一または相当部分を示す。
ムのブロック構成図、第２図は第１図のシステムのＲＯ
Ｍ切り時の動作を説明するためのフローチャート、第３
図は従来のＲＯＭ切りシステムのブロック構成図である
。 （１）はＣＰ Ｕ 、 （２）はＲＡＭ。 （５）はＲＯＭ切りアドレスラッチ、 （６）はＲＯＭ切りデータラッチ、 （１２）は前半ＲＯＭエリア、 （１３）は後半ＲＯＭエリア、 （１７）はＲＯＭ切りアドレス前半出力バッファ、（１
８）はＲＯＭ切りアドレス後半出力バッファ、（１９）
はアドレス切換マルチプレクサ。 なお、図中同一符号は同一または相当部分を示す。
Claims (1)
- 先頭アドレスの属する前半ＲＯＭエリアと最終アドレス
の属する後半ＲＯＭエリアとを有するＲＯＭと、このＲ
ＯＭのＲＯＭ切り時におけるアドレスを指定するＲＯＭ
切りアドレスラッチと、指定されたアドレスに所定のＲ
ＯＭ切りデータを供給するＲＯＭ切りデータラッチとを
備え、前記ＲＯＭ切りアドレスラッチによって指定され
たアドレスに前記ＲＯＭ切りデータラッチから所定のＲ
ＯＭ切りデータを供給して前記ＲＯＭのＲＯＭ切りを行
なうＲＯＭ切りシステムにおいて、前記ＲＯＭ切りアド
レスラッチによって指定されるアドレスが前記前半ＲＯ
Ｍエリア内のアドレスと前記後半ＲＯＭエリア内のアド
レスとの同時指定となるようにする第１の回路手段と、
前記ＲＯＭ切りデータラッチから供給されるＲＯＭ切り
データが前記同時指定されたアドレスにそれぞれ独立し
て供給されるようにする第２の回路手段とを設けたこと
を特徴とするＲＯＭ切りシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048849A JPH01223542A (ja) | 1988-03-02 | 1988-03-02 | Ｒｏｍ切りシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63048849A JPH01223542A (ja) | 1988-03-02 | 1988-03-02 | Ｒｏｍ切りシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01223542A true JPH01223542A (ja) | 1989-09-06 |
Family
ID=12814709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63048849A Pending JPH01223542A (ja) | 1988-03-02 | 1988-03-02 | Ｒｏｍ切りシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01223542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010107099A1 (en) * | 2009-03-18 | 2010-09-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device and control method of the same |
-
1988
- 1988-03-02 JP JP63048849A patent/JPH01223542A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010107099A1 (en) * | 2009-03-18 | 2010-09-23 | Kabushiki Kaisha Toshiba | Semiconductor memory device and control method of the same |
| CN102341862A (zh) * | 2009-03-18 | 2012-02-01 | 株式会社东芝 | 半导体存储器装置及其控制方法 |
| US8644051B2 (en) | 2009-03-18 | 2014-02-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device and control method of the same |
| TWI453757B (zh) * | 2009-03-18 | 2014-09-21 | Toshiba Kk | Semiconductor memory device and its control method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0472255B2 (ja) | ||
| US4627035A (en) | Switching circuit for memory devices | |
| JPH01223542A (ja) | Ｒｏｍ切りシステム | |
| JPH0612107A (ja) | シーケンス演算プロセッサおよびシーケンス演算処理装置 | |
| JPH02177098A (ja) | 半導体メモリ装置 | |
| JP3266610B2 (ja) | Ｄｍａ転送方式 | |
| JP2503634B2 (ja) | マイクロプログラム制御装置 | |
| SU1737440A1 (ru) | Устройство дл программной обработки цифровой информации @ | |
| JPH0419898A (ja) | 自動読出し回路付き不揮発性メモリ | |
| JPH05342096A (ja) | プログラマブルコントローラのプログラム実行方法 | |
| JPH03214275A (ja) | 半導体集積回路 | |
| JPH09325935A (ja) | バス切り換え回路 | |
| JPS62124689A (ja) | プログラマブルチツプセレクト信号発生回路 | |
| JPH05334099A (ja) | 状態設定レジスタの書込回路 | |
| JP2000231512A (ja) | 高速メモリコピー方法およびコピー回路 | |
| JPH02302855A (ja) | メモリ制御装置 | |
| JPH01194185A (ja) | メモリ素子 | |
| JPH05181705A (ja) | プログラム動作確認方式 | |
| JPH01241644A (ja) | マイクロコンピュータ制御回路 | |
| KR950001762A (ko) | 양방향에서 동시에 입출력 가능한 듀얼포트램 | |
| JPS6342598A (ja) | 時分割多重方式通話路制御装置 | |
| JPH04130943A (ja) | メモリ診断方式 | |
| JPS59167764A (ja) | メモリアクセス方式 | |
| JPH01283635A (ja) | バッファ制御回路 | |
| JPH04315234A (ja) | メモリシステム |