JPH05181705A - プログラム動作確認方式 - Google Patents
プログラム動作確認方式Info
- Publication number
- JPH05181705A JPH05181705A JP3357582A JP35758291A JPH05181705A JP H05181705 A JPH05181705 A JP H05181705A JP 3357582 A JP3357582 A JP 3357582A JP 35758291 A JP35758291 A JP 35758291A JP H05181705 A JPH05181705 A JP H05181705A
- Authority
- JP
- Japan
- Prior art keywords
- rom
- ram
- address
- program
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 ＲＯＭに内蔵されているプログラムのすべて
の命令が動作したか否かを確認できるようにする。 【構成】 アドレス切替スイッチ７がオンのとき、切替
回路１０はＣＰＵ１からＲＯＭ２への読出し信号５をＲ
ＡＭ６に対するＲＡＭ書込み信号８に切り替え、ＲＡＭ
６はアドレス切替回路１４によりＲＯＭ２と同一のアド
レス配置をとり、種々の動作試験においてＣＰＵ１によ
りＲＯＭ２から読み出されたプログラムの命令がＲＯＭ
２と同一のアドレス位置に書き込まれる。アドレス切替
スイッチ７がオフのとき、切替回路１０はＣＰＵ１から
ＲＯＭ２への読出し信号５をＲＡＭ６に対するＲＡＭ読
出し号９に切り替え、ＲＡＭ６はアドレス切替回路１４
によりＲＯＭ２と異なるアドレス配置をとり、動作確認
プログラム１３はＲＡＭ６に格納された命令とＲＯＭ２
に内蔵されているプログラムの命令とを比較する。
の命令が動作したか否かを確認できるようにする。 【構成】 アドレス切替スイッチ７がオンのとき、切替
回路１０はＣＰＵ１からＲＯＭ２への読出し信号５をＲ
ＡＭ６に対するＲＡＭ書込み信号８に切り替え、ＲＡＭ
６はアドレス切替回路１４によりＲＯＭ２と同一のアド
レス配置をとり、種々の動作試験においてＣＰＵ１によ
りＲＯＭ２から読み出されたプログラムの命令がＲＯＭ
２と同一のアドレス位置に書き込まれる。アドレス切替
スイッチ７がオフのとき、切替回路１０はＣＰＵ１から
ＲＯＭ２への読出し信号５をＲＡＭ６に対するＲＡＭ読
出し号９に切り替え、ＲＡＭ６はアドレス切替回路１４
によりＲＯＭ２と異なるアドレス配置をとり、動作確認
プログラム１３はＲＡＭ６に格納された命令とＲＯＭ２
に内蔵されているプログラムの命令とを比較する。
Description
【０００１】
【産業上の利用分野】本発明はプログラム動作確認方式
に関し、特にマイクロコンピュータ（以下、ＣＰＵ（Ｃ
ｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と記
す）を使用した場合のプログラム動作確認方式に関す
る。
に関し、特にマイクロコンピュータ（以下、ＣＰＵ（Ｃ
ｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）と記
す）を使用した場合のプログラム動作確認方式に関す
る。
【０００２】
【従来の技術】従来のプログラム動作確認方式では、プ
ログラムの正常処理と異常処理とに関する試験を実施
し、単にプログラムの動作が正常であれば正常性が確認
されたものと判定していた。
ログラムの正常処理と異常処理とに関する試験を実施
し、単にプログラムの動作が正常であれば正常性が確認
されたものと判定していた。
【０００３】図２は、従来のプログラム動作確認方式の
構成を示すブロック図で、ＣＰＵ２１とＲＯＭ（Ｒｅａ
ｄーＯｎｌｙ Ｍｅｍｏｒｙ）２２とがアドレスバス２
３およびデータバス２４で接続され、ＲＯＭ２２がプロ
グラムを格納し、ＣＰＵ２１が読出し信号２５をＲＯＭ
２２に出力してＲＯＭ２２に内蔵されたプログラムを読
み出す構成になっていた。このような構成により、正常
処理と異常処理とに関する試験を実施して、動作が正常
であるか否かでプログラムの動作状態の正常性を確認し
ていた。
構成を示すブロック図で、ＣＰＵ２１とＲＯＭ（Ｒｅａ
ｄーＯｎｌｙ Ｍｅｍｏｒｙ）２２とがアドレスバス２
３およびデータバス２４で接続され、ＲＯＭ２２がプロ
グラムを格納し、ＣＰＵ２１が読出し信号２５をＲＯＭ
２２に出力してＲＯＭ２２に内蔵されたプログラムを読
み出す構成になっていた。このような構成により、正常
処理と異常処理とに関する試験を実施して、動作が正常
であるか否かでプログラムの動作状態の正常性を確認し
ていた。
【０００４】
【発明が解決しようとする課題】この従来のプログラム
動作確認方式では、ＣＰＵに関する機能仕様と試験内容
との整合性がとれていない場合や、種々の組合せ試験を
洩らしてしまった場合に、実際のプログラムのすべてが
動作しているか否かの判定ができないという欠点があ
る。
動作確認方式では、ＣＰＵに関する機能仕様と試験内容
との整合性がとれていない場合や、種々の組合せ試験を
洩らしてしまった場合に、実際のプログラムのすべてが
動作しているか否かの判定ができないという欠点があ
る。
【０００５】本発明の目的は、上述の点に鑑み、種々の
動作試験においてＲＯＭから読み出したプログラムの命
令をＲＡＭに格納させ、ＲＡＭに格納された命令群とＲ
ＯＭに内蔵されているプログラムの命令群とを比較する
ことにより、ＲＯＭに内蔵されているプログラムのすべ
ての命令が動作したか否かを確認できるようにしたプロ
グラム動作確認方式を提供することにある。
動作試験においてＲＯＭから読み出したプログラムの命
令をＲＡＭに格納させ、ＲＡＭに格納された命令群とＲ
ＯＭに内蔵されているプログラムの命令群とを比較する
ことにより、ＲＯＭに内蔵されているプログラムのすべ
ての命令が動作したか否かを確認できるようにしたプロ
グラム動作確認方式を提供することにある。
【０００６】
【課題を解決するための手段】本発明のプログラム動作
確認方式は、プログラムを内蔵しアドレスバスおよびデ
ータバスを介してＣＰＵと接続されるＲＯＭと、このＲ
ＯＭと並列にアドレスバスおよびデータバスを介してＣ
ＰＵにマルチ接続され後記アドレス切替回路により前記
ＲＯＭと同一のアドレス配置または異なるアドレス配置
をとることができ種々の動作試験において前記ＣＰＵに
より前記ＲＯＭから読み出されたプログラムの命令が前
記ＲＯＭと同一のアドレス位置に書き込まれるＲＡＭ
と、アドレス切替スイッチがオンの場合に前記ＲＯＭと
前記ＲＡＭとのアドレス配置を同一にしオフの場合に前
記ＲＯＭと前記ＲＡＭとのアドレス配置を異にするアド
レス切替回路と、前記アドレス切替スイッチがオンの場
合に前記ＣＰＵから前記ＲＯＭに対する読出し信号を前
記ＲＡＭのＲＡＭ書込み信号としオフの場合に前記ＣＰ
Ｕから前記ＲＯＭに対する読出し信号を前記ＲＡＭのＲ
ＡＭ読出し信号に切り替える切替回路と、前記ＲＡＭに
格納された命令と前記ＲＯＭに内蔵されているプログラ
ムの命令とをＣＰＵにより順次比較させる動作確認プロ
グラムとを有する。
確認方式は、プログラムを内蔵しアドレスバスおよびデ
ータバスを介してＣＰＵと接続されるＲＯＭと、このＲ
ＯＭと並列にアドレスバスおよびデータバスを介してＣ
ＰＵにマルチ接続され後記アドレス切替回路により前記
ＲＯＭと同一のアドレス配置または異なるアドレス配置
をとることができ種々の動作試験において前記ＣＰＵに
より前記ＲＯＭから読み出されたプログラムの命令が前
記ＲＯＭと同一のアドレス位置に書き込まれるＲＡＭ
と、アドレス切替スイッチがオンの場合に前記ＲＯＭと
前記ＲＡＭとのアドレス配置を同一にしオフの場合に前
記ＲＯＭと前記ＲＡＭとのアドレス配置を異にするアド
レス切替回路と、前記アドレス切替スイッチがオンの場
合に前記ＣＰＵから前記ＲＯＭに対する読出し信号を前
記ＲＡＭのＲＡＭ書込み信号としオフの場合に前記ＣＰ
Ｕから前記ＲＯＭに対する読出し信号を前記ＲＡＭのＲ
ＡＭ読出し信号に切り替える切替回路と、前記ＲＡＭに
格納された命令と前記ＲＯＭに内蔵されているプログラ
ムの命令とをＣＰＵにより順次比較させる動作確認プロ
グラムとを有する。
【０００７】
【作用】本発明のプログラム動作確認方式では、ＲＯＭ
がプログラムを内蔵しアドレスバスおよびデータバスを
介してＣＰＵと接続され、ＲＡＭがＲＯＭと並列にアド
レスバスおよびデータバスを介してＣＰＵにマルチ接続
されアドレス切替回路によりＲＯＭと同一のアドレス配
置または異なるアドレス配置をとることができ種々の動
作試験においてＣＰＵによりＲＯＭから読み出されたプ
ログラムの命令がＲＯＭと同一のアドレス位置に書き込
まれ、アドレス切替回路がアドレス切替スイッチがオン
の場合にＲＯＭとＲＡＭとのアドレス配置を同一にしオ
フの場合にＲＯＭとＲＡＭとのアドレス配置を異にし、
切替回路がアドレス切替スイッチがオンの場合にＣＰＵ
からＲＯＭに対する読出し信号をＲＡＭのＲＡＭ書込み
信号としオフの場合にＣＰＵからＲＯＭに対する読出し
信号をＲＡＭのＲＡＭ読出し信号に切り替え、動作確認
プログラムがＲＡＭに格納された命令とＲＯＭに内蔵さ
れているプログラムの命令とをＣＰＵにより順次比較さ
せる。
がプログラムを内蔵しアドレスバスおよびデータバスを
介してＣＰＵと接続され、ＲＡＭがＲＯＭと並列にアド
レスバスおよびデータバスを介してＣＰＵにマルチ接続
されアドレス切替回路によりＲＯＭと同一のアドレス配
置または異なるアドレス配置をとることができ種々の動
作試験においてＣＰＵによりＲＯＭから読み出されたプ
ログラムの命令がＲＯＭと同一のアドレス位置に書き込
まれ、アドレス切替回路がアドレス切替スイッチがオン
の場合にＲＯＭとＲＡＭとのアドレス配置を同一にしオ
フの場合にＲＯＭとＲＡＭとのアドレス配置を異にし、
切替回路がアドレス切替スイッチがオンの場合にＣＰＵ
からＲＯＭに対する読出し信号をＲＡＭのＲＡＭ書込み
信号としオフの場合にＣＰＵからＲＯＭに対する読出し
信号をＲＡＭのＲＡＭ読出し信号に切り替え、動作確認
プログラムがＲＡＭに格納された命令とＲＯＭに内蔵さ
れているプログラムの命令とをＣＰＵにより順次比較さ
せる。
【０００８】
【実施例】次に、本発明について図面を参照して詳細に
説明する。
説明する。
【０００９】図１は、本発明の一実施例に係るプログラ
ム動作確認方式の構成を示すブロック図である。本実施
例のプログラム動作確認方式は、ＣＰＵ１と、ＣＰＵ１
とアドレスバス３およびデータバス４を介して接続され
るＲＯＭ２と、ＲＯＭ２と並列にアドレスバス３および
データバス４を介してＣＰＵ１に接続されるＲＡＭ６
と、ＲＡＭ６のアドレス配置を切り替えるためのアドレ
ス切替スイッチ７と、アドレス切替スイッチ７がオンの
場合にＲＯＭ２とＲＡＭ６とのアドレス配置を同一に
し、オフの場合にＲＯＭ２とＲＡＭ６とのアドレス配置
を異にするアドレス切替回路１４と、アドレス切替スイ
ッチ７がオンの場合にＣＰＵ１からＲＯＭ２に対する読
出し信号５をＲＡＭ６のＲＡＭ書込み信号８とし、オフ
の場合にＣＰＵ１からＲＯＭ２に対する読出し信号５を
ＲＡＭ６のＲＡＭ読出し信号９に切り替える切替回路１
０と、ＲＡＭ６に格納された命令とＲＯＭ２に内蔵され
ているプログラムの命令とをＣＰＵ１により順次比較さ
せる動作確認プログラム１３とから構成されている。
ム動作確認方式の構成を示すブロック図である。本実施
例のプログラム動作確認方式は、ＣＰＵ１と、ＣＰＵ１
とアドレスバス３およびデータバス４を介して接続され
るＲＯＭ２と、ＲＯＭ２と並列にアドレスバス３および
データバス４を介してＣＰＵ１に接続されるＲＡＭ６
と、ＲＡＭ６のアドレス配置を切り替えるためのアドレ
ス切替スイッチ７と、アドレス切替スイッチ７がオンの
場合にＲＯＭ２とＲＡＭ６とのアドレス配置を同一に
し、オフの場合にＲＯＭ２とＲＡＭ６とのアドレス配置
を異にするアドレス切替回路１４と、アドレス切替スイ
ッチ７がオンの場合にＣＰＵ１からＲＯＭ２に対する読
出し信号５をＲＡＭ６のＲＡＭ書込み信号８とし、オフ
の場合にＣＰＵ１からＲＯＭ２に対する読出し信号５を
ＲＡＭ６のＲＡＭ読出し信号９に切り替える切替回路１
０と、ＲＡＭ６に格納された命令とＲＯＭ２に内蔵され
ているプログラムの命令とをＣＰＵ１により順次比較さ
せる動作確認プログラム１３とから構成されている。
【００１０】次に、このように構成された本実施例のプ
ログラム動作確認方式の動作について説明する。
ログラム動作確認方式の動作について説明する。
【００１１】まず、プログラムを処理し始める前に、ア
ドレス切替スイッチ７をオンにする。
ドレス切替スイッチ７をオンにする。
【００１２】アドレス切替スイッチ７がオンであるた
め、アドレス切替回路１４は、ＲＯＭ２とＲＡＭ６との
アドレス配置を同一にする。
め、アドレス切替回路１４は、ＲＯＭ２とＲＡＭ６との
アドレス配置を同一にする。
【００１３】また、切替回路１０は、ＣＰＵ１からＲＯ
Ｍ２への読出し信号５をＲＡＭ６に対するＲＡＭ書込み
信号８に切り替える。
Ｍ２への読出し信号５をＲＡＭ６に対するＲＡＭ書込み
信号８に切り替える。
【００１４】ＣＰＵ１は、ＲＯＭ２内に内蔵されている
プログラムの命令を読み出し各種入出力装置（図示せ
ず）の制御等を実施する。その際、ＣＰＵ１からの読出
し信号５により読み出されたＲＯＭ２に内蔵されている
プログラムの命令は、データバス４を介してＣＰＵ１に
入力されるとともに、アドレス切替回路１４により切り
替えられたＲＡＭ６の同一アドレス位置に同時に書き込
まれる。
プログラムの命令を読み出し各種入出力装置（図示せ
ず）の制御等を実施する。その際、ＣＰＵ１からの読出
し信号５により読み出されたＲＯＭ２に内蔵されている
プログラムの命令は、データバス４を介してＣＰＵ１に
入力されるとともに、アドレス切替回路１４により切り
替えられたＲＡＭ６の同一アドレス位置に同時に書き込
まれる。
【００１５】次に、プログラムの動作確認のための種々
の試験を実施した後にアドレス切替スイッチ７をオフに
する。
の試験を実施した後にアドレス切替スイッチ７をオフに
する。
【００１６】アドレス切替スイッチ７がオフであるた
め、アドレス切替回路１４は、ＲＡＭ６のアドレス配置
をＲＯＭ２のアドレス配置と重ならないように後ろにシ
フトさせる。
め、アドレス切替回路１４は、ＲＡＭ６のアドレス配置
をＲＯＭ２のアドレス配置と重ならないように後ろにシ
フトさせる。
【００１７】また、切替回路１０は、ＣＰＵ１からＲＯ
Ｍ２への読出し信号５をＲＡＭ６に対するＲＡＭ読出し
信号９に切り替える。
Ｍ２への読出し信号５をＲＡＭ６に対するＲＡＭ読出し
信号９に切り替える。
【００１８】続いて、ＣＰＵ１は、ＲＡＭ６に格納され
ている動作確認プログラム１３に従いＲＡＭ６に格納さ
れた命令とＲＯＭ２に内蔵されているプログラムの命令
とを順次読み出して互いに比較する。
ている動作確認プログラム１３に従いＲＡＭ６に格納さ
れた命令とＲＯＭ２に内蔵されているプログラムの命令
とを順次読み出して互いに比較する。
【００１９】比較した結果、ＲＡＭ６に格納されている
命令群とＲＯＭ２の内蔵されているプログラムの命令群
とが完全に一致する場合、プログラムが完全に動作して
いることになり、一方、一箇所でも相違している場合、
プログラムが完全に動作していないことが判明する。
命令群とＲＯＭ２の内蔵されているプログラムの命令群
とが完全に一致する場合、プログラムが完全に動作して
いることになり、一方、一箇所でも相違している場合、
プログラムが完全に動作していないことが判明する。
【００２０】
【発明の効果】以上説明したように本発明は、ＣＰＵと
アドレスバスおよびデータバスを介して接続されるＲＯ
Ｍと同一のアドレス配置または異なるアドレス配置をと
ることができるＲＡＭを併設してＲＯＭから読み出され
るプログラムの命令をＣＰＵに入力するとともにＲＡＭ
にも格納し、プログラムの動作確認のための種々の試験
の終了後にＲＡＭに格納された命令群とＲＯＭに内蔵さ
れているプログラムの命令群とを比較することにより、
プログラム全体が完全に動作しているかどうかを容易に
確認できるという効果がある。
アドレスバスおよびデータバスを介して接続されるＲＯ
Ｍと同一のアドレス配置または異なるアドレス配置をと
ることができるＲＡＭを併設してＲＯＭから読み出され
るプログラムの命令をＣＰＵに入力するとともにＲＡＭ
にも格納し、プログラムの動作確認のための種々の試験
の終了後にＲＡＭに格納された命令群とＲＯＭに内蔵さ
れているプログラムの命令群とを比較することにより、
プログラム全体が完全に動作しているかどうかを容易に
確認できるという効果がある。
【図１】本発明の一実施例に係るプログラム動作確認方
式の構成を示すブロック図である。
式の構成を示すブロック図である。
【図２】従来のプログラム動作確認方式の構成を示すブ
ロック図である。
ロック図である。
１ ＣＰＵ ２ ＲＯＭ ３ アドレスバス ４ データバス ５ 読出し信号 ６ ＲＡＭ ７ アドレス切替スイッチ ８ ＲＡＭ書込み信号 ９ ＲＡＭ読出し信号 １０ 切替回路 １１ プログラム １２ 命令格納エリア １３ 動作確認プログラム １４ アドレス切替回路
Claims (1)
- 【請求項１】 プログラムを内蔵しアドレスバスおよび
データバスを介してＣＰＵと接続されるＲＯＭと、 このＲＯＭと並列にアドレスバスおよびデータバスを介
してＣＰＵにマルチ接続され後記アドレス切替回路によ
り前記ＲＯＭと同一のアドレス配置または異なるアドレ
ス配置をとることができ種々の動作試験において前記Ｃ
ＰＵにより前記ＲＯＭから読み出されたプログラムの命
令が前記ＲＯＭと同一のアドレス位置に書き込まれるＲ
ＡＭと、 アドレス切替スイッチがオンの場合に前記ＲＯＭと前記
ＲＡＭとのアドレス配置を同一にしオフの場合に前記Ｒ
ＯＭと前記ＲＡＭとのアドレス配置を異にするアドレス
切替回路と、 前記アドレス切替スイッチがオンの場合に前記ＣＰＵか
ら前記ＲＯＭに対する読出し信号を前記ＲＡＭのＲＡＭ
書込み信号としオフの場合に前記ＣＰＵから前記ＲＯＭ
に対する読出し信号を前記ＲＡＭのＲＡＭ読出し信号に
切り替える切替回路と、 前記ＲＡＭに格納された命令と前記ＲＯＭに内蔵されて
いるプログラムの命令とを前記ＣＰＵにより順次比較さ
せる動作確認プログラムとを有することを特徴とするプ
ログラム動作確認方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3357582A JPH05181705A (ja) | 1991-12-26 | 1991-12-26 | プログラム動作確認方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3357582A JPH05181705A (ja) | 1991-12-26 | 1991-12-26 | プログラム動作確認方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05181705A true JPH05181705A (ja) | 1993-07-23 |
Family
ID=18454863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3357582A Pending JPH05181705A (ja) | 1991-12-26 | 1991-12-26 | プログラム動作確認方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05181705A (ja) |
-
1991
- 1991-12-26 JP JP3357582A patent/JPH05181705A/ja active Pending
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