JP2000267883A - トレーサメモリ制御装置 - Google Patents
トレーサメモリ制御装置Info
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Abstract
(57)【要約】 （修正有）
【課題】 マイクロプログラムの機能単位で動作履歴を
トレーサメモリに保持することにより、大規模な情報を
必要とする障害が発生したときの解析に対応する。 【解決手段】 プロセッサＡ１０及びプロセッサＢ２０
のマスタ／スレーブ切り替え制御ができるマスタ／スレ
ーブ制御回路３０と、通常のトレース制御か解析用のト
レース制御かを指示するトレース制御回路４０と、アド
レスを複数保持する事により複数のアドレス空間範囲を
示すトレース情報制御回路５０とによりプロセッサのト
レース情報を制御する。解析用のトレース制御指示及び
スレーブ指示の場合は、トレース情報制御回路５０で指
定された複数のアドレス空間を跨いだマイクロプログラ
ムのみを出力するトレーサ書き込み回路Ａ１１とからな
るプロセッサＡトレース部１４を構成する。またプロセ
ッサＢ１２も同様である。
トレーサメモリに保持することにより、大規模な情報を
必要とする障害が発生したときの解析に対応する。 【解決手段】 プロセッサＡ１０及びプロセッサＢ２０
のマスタ／スレーブ切り替え制御ができるマスタ／スレ
ーブ制御回路３０と、通常のトレース制御か解析用のト
レース制御かを指示するトレース制御回路４０と、アド
レスを複数保持する事により複数のアドレス空間範囲を
示すトレース情報制御回路５０とによりプロセッサのト
レース情報を制御する。解析用のトレース制御指示及び
スレーブ指示の場合は、トレース情報制御回路５０で指
定された複数のアドレス空間を跨いだマイクロプログラ
ムのみを出力するトレーサ書き込み回路Ａ１１とからな
るプロセッサＡトレース部１４を構成する。またプロセ
ッサＢ１２も同様である。
Description
【０００１】
【発明の属する技術分野】この発明は、複数のプロセッ
サを二重化チェック方式によって制御するトレーサメモ
リ制御装置に関するものである。
サを二重化チェック方式によって制御するトレーサメモ
リ制御装置に関するものである。
【０００２】
【従来の技術】一般に２重化チェック方式を有する情報
処理装置のトレーサメモリの制御は、２重化チェック方
式の対象となる複数のプロセッサに、同じ内部情報をト
レーサメモリにトレースしている。特に、障害解析時に
おけるマスタ／スレーブの切り替えが交互に行なわれ、
トレーサメモリに内部情報をトレースするトレース制御
や、マイクロプログラムの分岐命令単位にトレース情報
をトレース制御する方法により制御されている。
処理装置のトレーサメモリの制御は、２重化チェック方
式の対象となる複数のプロセッサに、同じ内部情報をト
レーサメモリにトレースしている。特に、障害解析時に
おけるマスタ／スレーブの切り替えが交互に行なわれ、
トレーサメモリに内部情報をトレースするトレース制御
や、マイクロプログラムの分岐命令単位にトレース情報
をトレース制御する方法により制御されている。
【０００３】上述した従来の情報処理装置におけるトレ
ース制御では、各プロセッサが同じ内部情報をトレース
する場合、または、マスタ／スレーブ切り替えが交互に
トレースした場合にもトレースメモリの容量に限度があ
り、トレーサメモリの容量以上の内部情報を必要とする
障害が発生した場合には、障害解析が困難になるという
問題点がある。かかる問題を解消すること目的として特
開平９−１１４６９５号には、２重化チェック方式を採
用する情報処理装置が開示されている。この情報処理装
置によれば、同じ構成の２つのプロセッサが、通常動作
時には、内部情報のトレースメモリへのトレース制御を
含めて同じ態様で動作するが、障害発生時等の場合に
は、前記２つのプロセッサがトレースメモリへのトレー
ス制御を相互に異なる態様を行いトレース情報の分岐命
令のみをトレース情報として保持している。
ース制御では、各プロセッサが同じ内部情報をトレース
する場合、または、マスタ／スレーブ切り替えが交互に
トレースした場合にもトレースメモリの容量に限度があ
り、トレーサメモリの容量以上の内部情報を必要とする
障害が発生した場合には、障害解析が困難になるという
問題点がある。かかる問題を解消すること目的として特
開平９−１１４６９５号には、２重化チェック方式を採
用する情報処理装置が開示されている。この情報処理装
置によれば、同じ構成の２つのプロセッサが、通常動作
時には、内部情報のトレースメモリへのトレース制御を
含めて同じ態様で動作するが、障害発生時等の場合に
は、前記２つのプロセッサがトレースメモリへのトレー
ス制御を相互に異なる態様を行いトレース情報の分岐命
令のみをトレース情報として保持している。
【０００４】
【発明が解決しようとする課題】しかし、以上の特開平
９−１１４６９５号に開示された情報処理装置にあって
もさらに次のような問題があった。
９−１１４６９５号に開示された情報処理装置にあって
もさらに次のような問題があった。
【０００５】特開平９−１１４６９５号に開示された情
報処理装置では、通常時トレースメモリにトレース情報
を保持し、トレーサメモリにはトレーサメモリへの書き
込みが抑止されるトレース情報を含めた分岐命令のみの
トレース情報を保持している。トレーサメモリの容量以
上のトレース情報を必要とする障害が発生した場合や、
サプルーチン等でマスタ側がトレースメモリへの書き込
みを抑止しているトレース情報を必要とする障害が発生
した場合、スレーブ側で分岐命令単位のトレース情報を
保持しておくことにより、より多くのトレース情報を保
持しようとしていた。しかし、このようなトレース制御
方式では、メモリの容量に依存するため、プロセッサに
搭載されているメモリの容量に制限されていた。特に障
害解析において、大規模な情報を必要とする障害が発生
した場合、採取された情報だけでは解析できないという
不都合が発生していた。
報処理装置では、通常時トレースメモリにトレース情報
を保持し、トレーサメモリにはトレーサメモリへの書き
込みが抑止されるトレース情報を含めた分岐命令のみの
トレース情報を保持している。トレーサメモリの容量以
上のトレース情報を必要とする障害が発生した場合や、
サプルーチン等でマスタ側がトレースメモリへの書き込
みを抑止しているトレース情報を必要とする障害が発生
した場合、スレーブ側で分岐命令単位のトレース情報を
保持しておくことにより、より多くのトレース情報を保
持しようとしていた。しかし、このようなトレース制御
方式では、メモリの容量に依存するため、プロセッサに
搭載されているメモリの容量に制限されていた。特に障
害解析において、大規模な情報を必要とする障害が発生
した場合、採取された情報だけでは解析できないという
不都合が発生していた。
【０００６】本発明は以上の従来技術における問題に鑑
みてなされたものであって、マイクロプログラムの機能
単位及びフェーズ単位での動作履歴をトレーサメモリに
保持することにより、大規模な情報を必要とする障害が
発生したときの解析に対応することができるトレーサメ
モリ制御装置を提供することを目的とする。
みてなされたものであって、マイクロプログラムの機能
単位及びフェーズ単位での動作履歴をトレーサメモリに
保持することにより、大規模な情報を必要とする障害が
発生したときの解析に対応することができるトレーサメ
モリ制御装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】前記課題を解決する本出
願第１の発明は、トレーサメモリを備えた複数のプロセ
ッサを２重化チェック方式により制御する情報処理シス
テムのトレーサメモリ制御装置において、任意のアドレ
スを複数保持するトレース情報制御回路と複数のプロセ
ッサをマスターまたはスレーブに切り替える制御をする
マスタースレーブ制御回路と通常動作のトレース制御で
あるか、または障害解析のトレース制御であるかを指示
するトレース制御回路とを有することを特徴とするトレ
ーサメモリ制御装置である。
願第１の発明は、トレーサメモリを備えた複数のプロセ
ッサを２重化チェック方式により制御する情報処理シス
テムのトレーサメモリ制御装置において、任意のアドレ
スを複数保持するトレース情報制御回路と複数のプロセ
ッサをマスターまたはスレーブに切り替える制御をする
マスタースレーブ制御回路と通常動作のトレース制御で
あるか、または障害解析のトレース制御であるかを指示
するトレース制御回路とを有することを特徴とするトレ
ーサメモリ制御装置である。
【０００８】したがって本出願第１の発明のトレーサメ
モリ制御装置によれば２重化チェック方式の情報処理装
置にトレース情報制御回路を設けることにより、トレー
ス情報制御回路で保持されている複数のアドレスに対し
て異なる動作が行われる場合の動作履歴を検出すること
ができる。この検出された動作履歴は、マスタースレー
ブ制御回路及びトレース制御回路からの指示によりトレ
ーサメモリに保持され、動作履歴を機能単位毎に把握す
ることができるので、大規模な解析情報を必要とする場
合、それに対応することのできる解析情報を提供するこ
とができる。
モリ制御装置によれば２重化チェック方式の情報処理装
置にトレース情報制御回路を設けることにより、トレー
ス情報制御回路で保持されている複数のアドレスに対し
て異なる動作が行われる場合の動作履歴を検出すること
ができる。この検出された動作履歴は、マスタースレー
ブ制御回路及びトレース制御回路からの指示によりトレ
ーサメモリに保持され、動作履歴を機能単位毎に把握す
ることができるので、大規模な解析情報を必要とする場
合、それに対応することのできる解析情報を提供するこ
とができる。
【０００９】また本出願第２の発明は、本出願第１の発
明のトレーサメモリ制御装置において、プロセッサがマ
イクロプログラムを実行中、前記トレース情報制御回路
が保持している複数のアドレスに対して、異なる処理が
行われると、マイクロプログラムを動作履歴としてトレ
ーサメモリに保持することを特徴とする。
明のトレーサメモリ制御装置において、プロセッサがマ
イクロプログラムを実行中、前記トレース情報制御回路
が保持している複数のアドレスに対して、異なる処理が
行われると、マイクロプログラムを動作履歴としてトレ
ーサメモリに保持することを特徴とする。
【００１０】したがって本出願第２の発明のトレーサメ
モリ制御装置によれば各機能単位のマイクロプログラム
を動作履歴としてトレーサメモリに保持することができ
るため、プログラム単位毎の動作履歴が保存されること
になる。このプログラム単位での動作履歴が保持される
ことにより、解析の目的によった情報を得ることがで
き、障害解析の有効な手段とすることができる。
モリ制御装置によれば各機能単位のマイクロプログラム
を動作履歴としてトレーサメモリに保持することができ
るため、プログラム単位毎の動作履歴が保存されること
になる。このプログラム単位での動作履歴が保持される
ことにより、解析の目的によった情報を得ることがで
き、障害解析の有効な手段とすることができる。
【００１１】また本出願第３の発明は、本出願第１の発
明又は本出願第２の発明のトレーサメモリ制御装置にお
いて、前記マイクロプログラムの先頭アドレスをトレー
サメモリに保持する動作履歴は、各機能単位、ＳＷ命令
単位、サブルーチン単位、またはフェーズ単位などを保
持することを特徴とする
明又は本出願第２の発明のトレーサメモリ制御装置にお
いて、前記マイクロプログラムの先頭アドレスをトレー
サメモリに保持する動作履歴は、各機能単位、ＳＷ命令
単位、サブルーチン単位、またはフェーズ単位などを保
持することを特徴とする
【００１２】したがって本出願第３の発明のトレーサメ
モリ制御装置によればトレーサメモリに保持する動作履
歴が各機能単位、ＳＷ命令単位、サブルーチン単位、ま
たはフェーズ単位などの動作履歴を保持することができ
る。このため、トレーサメモリには、トレース情報を各
機能単位別に保持することができるため、障害解析の目
的応じた動作履歴を提供することができる。
モリ制御装置によればトレーサメモリに保持する動作履
歴が各機能単位、ＳＷ命令単位、サブルーチン単位、ま
たはフェーズ単位などの動作履歴を保持することができ
る。このため、トレーサメモリには、トレース情報を各
機能単位別に保持することができるため、障害解析の目
的応じた動作履歴を提供することができる。
【００１３】また本出願第４の発明は、本出願第１の発
明又は本出願第２の発明のトレーサメモリ制御装置にお
いて、マスタースレーブ制御回路は、２つ以上のプロセ
ッサを制御することを特徴とする。
明又は本出願第２の発明のトレーサメモリ制御装置にお
いて、マスタースレーブ制御回路は、２つ以上のプロセ
ッサを制御することを特徴とする。
【００１４】したがって本出願第４の発明のトレーサメ
モリ制御装置によれば障害解析時において、トレーサメ
モリの情報だけでは解析できない場合、トレース情報以
外の動作履歴をそれぞれのプロセッサに残すことで様々
な情報を保持することができる。
モリ制御装置によれば障害解析時において、トレーサメ
モリの情報だけでは解析できない場合、トレース情報以
外の動作履歴をそれぞれのプロセッサに残すことで様々
な情報を保持することができる。
【００１５】また本出願第５の発明は、本出願第１の発
明、本出願第２の発明又は本出願第３発明のトレーサメ
モリ制御装置において、トレース制御回路が、通常のト
レース制御指示の場合にはマイクログラムのステップ単
位にトレースデータを出力し、また解析のトレース制御
指示の場合には前記トレーサメモリに保持された動作履
歴を出力することを特徴とする。
明、本出願第２の発明又は本出願第３発明のトレーサメ
モリ制御装置において、トレース制御回路が、通常のト
レース制御指示の場合にはマイクログラムのステップ単
位にトレースデータを出力し、また解析のトレース制御
指示の場合には前記トレーサメモリに保持された動作履
歴を出力することを特徴とする。
【００１６】したがって本出願第５の発明のトレーサメ
モリ制御装置によれば、障害発生時には、プロセッサの
トレーサメモリに対して各機能単位の情報を抽出するこ
とができ障害解析を容易にすることができる。
モリ制御装置によれば、障害発生時には、プロセッサの
トレーサメモリに対して各機能単位の情報を抽出するこ
とができ障害解析を容易にすることができる。
【００１７】また、本出願第６の発明は、本出願第１の
発明、本出願第２の発明、又は本出願第３の発明のトレ
ーサメモリ制御装置において、前記トレース情報制御回
路により制御される複数のプロセッサのトレーサメモリ
に保持するトレース情報は、トレース情報制御回路の設
定によりプロセッサの数分の種類のトレース情報を保持
することを特徴とする。
発明、本出願第２の発明、又は本出願第３の発明のトレ
ーサメモリ制御装置において、前記トレース情報制御回
路により制御される複数のプロセッサのトレーサメモリ
に保持するトレース情報は、トレース情報制御回路の設
定によりプロセッサの数分の種類のトレース情報を保持
することを特徴とする。
【００１８】したがって本出願第６の発明のトレーサメ
モリ制御装置によれば、２以上のプロセッサにおいて、
トレース制御の設定を様々なトレース情報が保持できる
ように指定することができる。このトレース情報は、解
析に必要となる情報をその時々のマイクロプログラムに
対応させることができるため、障害解析を多方面から解
析することができ、解析を容易にすることができる。
モリ制御装置によれば、２以上のプロセッサにおいて、
トレース制御の設定を様々なトレース情報が保持できる
ように指定することができる。このトレース情報は、解
析に必要となる情報をその時々のマイクロプログラムに
対応させることができるため、障害解析を多方面から解
析することができ、解析を容易にすることができる。
【００１９】また本出願第７の発明は、本出願第１の発
明、本出願第２の発明、本出願第３の発明、本出願第４
の発明、本出願第５の発明又は本出願第６の発明のトレ
ーサメモリ制御装置において、２重化方式の複数のプロ
セッサが、同じ動作を行うと共に各プロセッサが相互に
動作を監視して、異なる動作が行なわれた場合に、動作
が停止される２重化チェック方式であることを特徴とす
る。
明、本出願第２の発明、本出願第３の発明、本出願第４
の発明、本出願第５の発明又は本出願第６の発明のトレ
ーサメモリ制御装置において、２重化方式の複数のプロ
セッサが、同じ動作を行うと共に各プロセッサが相互に
動作を監視して、異なる動作が行なわれた場合に、動作
が停止される２重化チェック方式であることを特徴とす
る。
【００２０】したがって本出願第７の発明のトレーサメ
モリ制御装置によれば、複数のプロセッサは同じ動作を
行い、異なった動作をすると動作不正となり装置を停止
することによって動作の信頼度を向上させることができ
る。また、障害時等において解析を行う場合、２重化チ
ェックの情報を各機能単位毎に保持することにより、よ
り情報量を大きくすることができ、大規模な解析情報を
把握することができる。
モリ制御装置によれば、複数のプロセッサは同じ動作を
行い、異なった動作をすると動作不正となり装置を停止
することによって動作の信頼度を向上させることができ
る。また、障害時等において解析を行う場合、２重化チ
ェックの情報を各機能単位毎に保持することにより、よ
り情報量を大きくすることができ、大規模な解析情報を
把握することができる。
【００２１】
【発明の実施の形態】以下に本発明の一実施の形態のト
レーサメモリ制御装置につき図面を参照して説明する。
レーサメモリ制御装置につき図面を参照して説明する。
【００２２】実施の形態１ 図１は本発明の一実施の形態のトレーサメモリ制御装置
を示すブロック図である。図１に示すように本発明のト
レース制御方式は、トレーサメモリを有するプロセッサ
Ａ１０及びプロセッサＢ２０が２重化チェック方式を採
用するトレース制御を行う。各プロセッサのマスタ／ス
レーブ切り替え制御ができるマスタ／スレーブ制御回路
３０と、通常のトレース制御か解析用のトレース制御か
を指示するトレース制御回路４０と、アドレスを複数保
持する事により複数のアドレス空間範囲を示すトレース
情報制御回路５０とによりプロセッサのトレース情報を
制御する。プロセッサＡ７には、トレース制御回路４０
が通常のトレース制御指示の場合は、マイクロプログラ
ムのステップ単位のトレースデータを出力し、解析用の
トレース制御指示及びスレーブ指示の場合は、トレース
情報制御回路５０で指定された複数のアドレス空間を跨
いだマイクロプログラムのみを出力するトレーサ書き込
み回路Ａ１１とからなるプロセッサＡトレース部１４を
構成する。またプロセッサＢ１２も同様に、トレーサメ
モリ書き込み回路Ｂ２１と、トレーサメモリＢ２２から
なるプロセッサＢトレース部２４を構成する。
を示すブロック図である。図１に示すように本発明のト
レース制御方式は、トレーサメモリを有するプロセッサ
Ａ１０及びプロセッサＢ２０が２重化チェック方式を採
用するトレース制御を行う。各プロセッサのマスタ／ス
レーブ切り替え制御ができるマスタ／スレーブ制御回路
３０と、通常のトレース制御か解析用のトレース制御か
を指示するトレース制御回路４０と、アドレスを複数保
持する事により複数のアドレス空間範囲を示すトレース
情報制御回路５０とによりプロセッサのトレース情報を
制御する。プロセッサＡ７には、トレース制御回路４０
が通常のトレース制御指示の場合は、マイクロプログラ
ムのステップ単位のトレースデータを出力し、解析用の
トレース制御指示及びスレーブ指示の場合は、トレース
情報制御回路５０で指定された複数のアドレス空間を跨
いだマイクロプログラムのみを出力するトレーサ書き込
み回路Ａ１１とからなるプロセッサＡトレース部１４を
構成する。またプロセッサＢ１２も同様に、トレーサメ
モリ書き込み回路Ｂ２１と、トレーサメモリＢ２２から
なるプロセッサＢトレース部２４を構成する。
【００２３】次に、上記構成によるトレーサメモリ制御
装置の動作を詳細に説明する。本発明のトレーサメモリ
制御装置は、プロセッサＡ１０がマスタ、プロセッサＢ
２０がスレーブの場合として、またトレース情報制御回
路４０にはマイクロプログラムの機能別単位の先頭アド
レスを設定して解析を行った場合を例にとって本発明の
動作を説明する。
装置の動作を詳細に説明する。本発明のトレーサメモリ
制御装置は、プロセッサＡ１０がマスタ、プロセッサＢ
２０がスレーブの場合として、またトレース情報制御回
路４０にはマイクロプログラムの機能別単位の先頭アド
レスを設定して解析を行った場合を例にとって本発明の
動作を説明する。
【００２４】マスタスレーブ制御回路３０はプロセッサ
Ａ１０にマスタ、プロセッサＢ２０にスレーブを指示す
るマスタ／スレーブ制御信号３を各プロセッサに出力す
る。トレース制御回路４０は、解析用のトレースを指示
するトレース制御信号４をトレーサ書き込み回路Ａ１１
及びトレーサ書き込み回路Ｂ２１に出力する。トレース
情報制御回路５０も同様に、設定されたマイクロプログ
ラムの複数のアドレスを指示するトレース情報制御信号
５をトレーサ書き込み回路Ａ１１及びトレーサ書き込み
回路Ｂ２１に出力する。また、マイクロプログラムはそ
れぞれ機能別にアドレスが割り付けられており、それぞ
れのエリアの先頭アドレスがトレース情報制御回路５０
に設定されている。トレース書き込み制御回路Ａ１１は
マスタであるため、トレース制御信号４が解析用のトレ
ース指示をしても通常のマイクロプログラム単位の内部
情報１３をそのままトレーサメモリＡ１２に出力する。
一方、トレーサ書き込み回路Ｂ１５はスレーブであるた
め、トレース制御信号４の解析用のトレース指示に従い
マイクロプログラム単位の内部情報２３のアドレスがト
レース情報制御信号５で指定された複数のアドレス空間
を越えた時のマイクロプログラムの内部情報をトレーサ
メモリＢ２２に出力する。トレーサメモリＡ１２及びト
レーサメモリＢ２２はそれぞれのトレーサ書き込み回路
から出力される内部情報を保持する。以上のようにし
て、プロセッサＡにはマイクロプログラム単位の動作履
歴を保持し、プロセッサＢではマイクロプログラムの機
能単位の動作履歴を保持することができる。
Ａ１０にマスタ、プロセッサＢ２０にスレーブを指示す
るマスタ／スレーブ制御信号３を各プロセッサに出力す
る。トレース制御回路４０は、解析用のトレースを指示
するトレース制御信号４をトレーサ書き込み回路Ａ１１
及びトレーサ書き込み回路Ｂ２１に出力する。トレース
情報制御回路５０も同様に、設定されたマイクロプログ
ラムの複数のアドレスを指示するトレース情報制御信号
５をトレーサ書き込み回路Ａ１１及びトレーサ書き込み
回路Ｂ２１に出力する。また、マイクロプログラムはそ
れぞれ機能別にアドレスが割り付けられており、それぞ
れのエリアの先頭アドレスがトレース情報制御回路５０
に設定されている。トレース書き込み制御回路Ａ１１は
マスタであるため、トレース制御信号４が解析用のトレ
ース指示をしても通常のマイクロプログラム単位の内部
情報１３をそのままトレーサメモリＡ１２に出力する。
一方、トレーサ書き込み回路Ｂ１５はスレーブであるた
め、トレース制御信号４の解析用のトレース指示に従い
マイクロプログラム単位の内部情報２３のアドレスがト
レース情報制御信号５で指定された複数のアドレス空間
を越えた時のマイクロプログラムの内部情報をトレーサ
メモリＢ２２に出力する。トレーサメモリＡ１２及びト
レーサメモリＢ２２はそれぞれのトレーサ書き込み回路
から出力される内部情報を保持する。以上のようにし
て、プロセッサＡにはマイクロプログラム単位の動作履
歴を保持し、プロセッサＢではマイクロプログラムの機
能単位の動作履歴を保持することができる。
【００２５】上記の説明のように、本発明の一実施の形
態であるトレーサメモリ制御装置では、トレース情報制
御回路によって機能単位毎の内部情報及びマイクロプロ
グラム単位の内部情報をトレーサメモリに保持すること
ができる。保持される各単位毎の動作履歴を把握するこ
とにより、大規模な障害発生によって情報の提供を必要
とする場合、マクロ的な動作履歴を保持している為、有
効な解析制御として動作することができる。
態であるトレーサメモリ制御装置では、トレース情報制
御回路によって機能単位毎の内部情報及びマイクロプロ
グラム単位の内部情報をトレーサメモリに保持すること
ができる。保持される各単位毎の動作履歴を把握するこ
とにより、大規模な障害発生によって情報の提供を必要
とする場合、マクロ的な動作履歴を保持している為、有
効な解析制御として動作することができる。
【００２６】
【発明の効果】以上により、本発明のトレーサメモリ制
御装置は、任意のアドレスを複数保持することができる
トレース情報制御回路を設けることにより、マイクロプ
ログラムの内部情報を指定したアドレスとは異なった時
のみをトレースメモリに書き込む制御を行うことができ
る。トレースメモリに書き込まれるトレース情報は、各
機能単位、マイクロプログラム単位又はフェーズ単位で
動作履歴として保持することができる。このため、トレ
ース情報の各機能単位の保持容量を大きくすることがで
きるようになり、障害の規模が大きな時に必要となる大
規模な情報量に対して、有効な動作履歴を提供すること
ができる。
御装置は、任意のアドレスを複数保持することができる
トレース情報制御回路を設けることにより、マイクロプ
ログラムの内部情報を指定したアドレスとは異なった時
のみをトレースメモリに書き込む制御を行うことができ
る。トレースメモリに書き込まれるトレース情報は、各
機能単位、マイクロプログラム単位又はフェーズ単位で
動作履歴として保持することができる。このため、トレ
ース情報の各機能単位の保持容量を大きくすることがで
きるようになり、障害の規模が大きな時に必要となる大
規模な情報量に対して、有効な動作履歴を提供すること
ができる。
【図１】 本発明の第一の実施の形態に係るトレーサメ
モリ制御装置の構成を示すブロック図である。
モリ制御装置の構成を示すブロック図である。
１０ プロセッサＡ １１ トレーサ書き込み回路Ａ １２ トレーサメモリ １３ 内部情報 １４ プロセッサＡトレーサ部 ２０ プロセッサＢ ２１ トレーサ書き込み回路Ｂ ２２ トレーサメモリ ２３ 内部情報 ２４ プロセッサＢトレーサ部 ３０ マスター／スレーブ制御回路 ４０ トレーサ制御回路 ５０ トレーサ情報制御回路
Claims (7)
- 【請求項１】トレーサメモリを備えた複数のプロセッサ
を２重化チェック方式により制御する情報処理システム
のトレーサメモリ制御装置において、 任意のアドレスを複数保持するトレース情報制御回路と
複数のプロセッサをマスターまたはスレーブに切り替え
る制御をするマスタースレーブ制御回路と通常動作のト
レース制御であるか、または障害解析のトレース制御で
あるかを指示するトレース制御回路とを有することを特
徴とするトレーサメモリ制御装置。 - 【請求項２】プロセッサがマイクロプログラムを実行
中、前記トレース情報制御回路が保持している複数のア
ドレスに対して、異なる処理が行われると、マイクロプ
ログラムを動作履歴としてトレーサメモリに保持するこ
とを特徴とする請求項１記載のトレーサメモリ制御装
置。 - 【請求項３】前記マイクロプログラムをトレーサメモリ
に保持する動作履歴は、各機能単位、ＳＷ命令単位、サ
ブルーチン単位、またはフェーズ単位などを保持するこ
とを特徴とする請求項１又は請求項２記載のトレーサメ
モリ制御装置。 - 【請求項４】マスタースレーブ制御回路は、２つ以上の
プロセッサを制御することを特徴とする請求項１記載の
トレーサメモリ制御装置。 - 【請求項５】トレース制御回路が、通常のトレース制御
指示の場合にはマイクログラムのステップ単位にトレー
スデータを出力し、また解析のトレース制御指示の場合
には前記トレーサメモリに保持された動作履歴を出力す
ることを特徴とする請求項１、請求項２または請求項３
のいずれか一に記載のトレーサメモリ制御装置。 - 【請求項６】前記トレース情報制御回路により制御され
る複数のプロセッサのトレーサメモリに保持するトレー
ス情報は、トレース情報制御回路の設定によりプロセッ
サの数分の種類のトレース情報を保持することを特徴と
する請求項１、請求項２、または請求項３のいずれか一
に記載のトレーサメモリ制御装置。 - 【請求項７】２重化方式の複数のプロセッサが、同じ動
作を行うと共に各プロセッサが相互に動作を監視して、
異なる動作が行なわれた場合に、動作が停止される２重
化チェック方式であることを特徴とする請求項１、請求
項２、請求項３、請求項４、請求項５又は請求項６のい
ずれか一に記載のトレーサメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11076200A JP2000267883A (ja) | 1999-03-19 | 1999-03-19 | トレーサメモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11076200A JP2000267883A (ja) | 1999-03-19 | 1999-03-19 | トレーサメモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000267883A true JP2000267883A (ja) | 2000-09-29 |
Family
ID=13598527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11076200A Pending JP2000267883A (ja) | 1999-03-19 | 1999-03-19 | トレーサメモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000267883A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8479071B2 (en) | 2006-12-22 | 2013-07-02 | Fujitsu Limited | Information processing apparatus, history management method |
-
1999
- 1999-03-19 JP JP11076200A patent/JP2000267883A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8479071B2 (en) | 2006-12-22 | 2013-07-02 | Fujitsu Limited | Information processing apparatus, history management method |
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