JPS61160106A - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
- Publication number
- JPS61160106A JPS61160106A JP32885A JP32885A JPS61160106A JP S61160106 A JPS61160106 A JP S61160106A JP 32885 A JP32885 A JP 32885A JP 32885 A JP32885 A JP 32885A JP S61160106 A JPS61160106 A JP S61160106A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- contents
- control device
- ram
- sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0428—Safety, monitoring
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
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- Physics & Mathematics (AREA)
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- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の技術分野]
本発明はマイクロプロセッサを用いたシーケンス制御装
置に関する。
置に関する。
[発明の技術的背景とその問題点]
近年、マイクロプロセッサを用いたシーケンス制御装置
の分野では、制御対象の入出力点数が増大するとともに
、シーケンス演算のステップも増大し、マイクロプロセ
ッサの一命令当りの処理時間が短縮されないと、演算時
間の増大が、制御遅れとなり問題となっている。
の分野では、制御対象の入出力点数が増大するとともに
、シーケンス演算のステップも増大し、マイクロプロセ
ッサの一命令当りの処理時間が短縮されないと、演算時
間の増大が、制御遅れとなり問題となっている。
通常、マイクロプロセッサを用いたシーケンス制御装置
は第3図に示すような構成になっている。
は第3図に示すような構成になっている。
即ち、シーケンス制御装置は、シーケンス演算及びその
他の演算処理を行なうマイクロプロセッサを中核とした
中央演算処理部(以下、CPUと略す)1と、実行プロ
グラムを記憶する主メモリ2と、入出力データを記憶す
るデータメモリ3と、制御対象4と入出力データの授受
を制御する入出力制御部5と、これらを接続するコモン
バスCで構成される。
他の演算処理を行なうマイクロプロセッサを中核とした
中央演算処理部(以下、CPUと略す)1と、実行プロ
グラムを記憶する主メモリ2と、入出力データを記憶す
るデータメモリ3と、制御対象4と入出力データの授受
を制御する入出力制御部5と、これらを接続するコモン
バスCで構成される。
この構成で、まずcpu tがシーケンス制御を行なう
ために、コモンバスCを経由して入出力制御部5に対し
、データ読込み指令を出す。この指令があると、入出力
制御部5は制御対象4からデータを入力し、コモンバス
Cに出力する。これにてCPUIはコモンバスC上の入
力データをデータメモリ3に記憶させる。次に主メモリ
2に予め記憶されているシーケンス演算プログラムに従
ってデータメモリ3の内容に基づいてCPUIはシーケ
ンス演算を行ない、その結果をデータメモリ3に記憶さ
せる。全てのシーケンス演算プログラムが終了した後、
データメモリ3に記憶した演算結果をコモンバスCを介
して入出力制御部5より制御対象4に出力する。
ために、コモンバスCを経由して入出力制御部5に対し
、データ読込み指令を出す。この指令があると、入出力
制御部5は制御対象4からデータを入力し、コモンバス
Cに出力する。これにてCPUIはコモンバスC上の入
力データをデータメモリ3に記憶させる。次に主メモリ
2に予め記憶されているシーケンス演算プログラムに従
ってデータメモリ3の内容に基づいてCPUIはシーケ
ンス演算を行ない、その結果をデータメモリ3に記憶さ
せる。全てのシーケンス演算プログラムが終了した後、
データメモリ3に記憶した演算結果をコモンバスCを介
して入出力制御部5より制御対象4に出力する。
以上のことから判るように、CP旧による主メモリ2や
データメモリ3の読み出しと、データメモリ3への書き
込みに要する時間がシーケンス制御装置の処理能力を支
配している。
データメモリ3の読み出しと、データメモリ3への書き
込みに要する時間がシーケンス制御装置の処理能力を支
配している。
一方、最近の半導体技術の進歩により、マイクロプロセ
ッサがメモリの内容を読み出すのに必要とする時間も縮
小され、メモリがこれに対応しきれなくなってきている
。従ってこの場合にマイクロプロセッサがメモリの内容
を読み出す際は、マイクロプロセッサに対して待ち時間
を設けることでメモリの内容が読み出されることになる
。
ッサがメモリの内容を読み出すのに必要とする時間も縮
小され、メモリがこれに対応しきれなくなってきている
。従ってこの場合にマイクロプロセッサがメモリの内容
を読み出す際は、マイクロプロセッサに対して待ち時間
を設けることでメモリの内容が読み出されることになる
。
ところで、シーケンス制御装置の主メモリとしてよく用
いられている紫外線消去形のHPROMや電気的に書き
換え可能なEHPROMの場合、マイクロプロセッサが
そのPROMを読み出すとき、前述の待ち時間を設ける
ことが必要となることが多く、この待ち時間が、シーケ
ンス制御装置の処理能力のさまたげになる要素となって
いた。
いられている紫外線消去形のHPROMや電気的に書き
換え可能なEHPROMの場合、マイクロプロセッサが
そのPROMを読み出すとき、前述の待ち時間を設ける
ことが必要となることが多く、この待ち時間が、シーケ
ンス制御装置の処理能力のさまたげになる要素となって
いた。
[発明の目的]
本発明は、シーケンス制御装置の中核をなすマイクロプ
ロセッサの処理能力を低下させることなく、シーケンス
制御装置全体としての処理能力を向上させたシーケンス
制御装置を提供することを目的とする。
ロセッサの処理能力を低下させることなく、シーケンス
制御装置全体としての処理能力を向上させたシーケンス
制御装置を提供することを目的とする。
[発明の概要]
この目的を達成するため、本発明は主メモリとして停電
しても記憶内容が保持できるPROMと、停電保持特性
はないがアクセス時間の早いRAMとを併用することで
、マイクロプロセッサの処理能力を低下させないように
したことを特徴とする。
しても記憶内容が保持できるPROMと、停電保持特性
はないがアクセス時間の早いRAMとを併用することで
、マイクロプロセッサの処理能力を低下させないように
したことを特徴とする。
[発明実施例]
以下、本発明を第1図に示す実施例を参照しながら説明
する。第1図は1本発明によるシーケンス制御装置の全
体構成図で、図中、第3図と同一符号は同−又は相当部
分を示す。第3図の構成と異なる主な点は、主メモリと
してRAM21とPROM22と、どちらを使用するか
の切替回路7と、メモリ読み出し時にその内容をチェッ
クするメモリチェック回路6とを設けている点である。
する。第1図は1本発明によるシーケンス制御装置の全
体構成図で、図中、第3図と同一符号は同−又は相当部
分を示す。第3図の構成と異なる主な点は、主メモリと
してRAM21とPROM22と、どちらを使用するか
の切替回路7と、メモリ読み出し時にその内容をチェッ
クするメモリチェック回路6とを設けている点である。
以上の構成で通電開始時にはPROM22に記憶されて
いる内容をRAl’121に記憶させ、その後は主メモ
リとしてRAM21を使用する。一方、メモリ読み出し
時のメモリチェック回路6を設けることで、主メモリと
してRAM21を使用時に、メモリチェック回路6によ
りメモリの異常を検出した場合には。
いる内容をRAl’121に記憶させ、その後は主メモ
リとしてRAM21を使用する。一方、メモリ読み出し
時のメモリチェック回路6を設けることで、主メモリと
してRAM21を使用時に、メモリチェック回路6によ
りメモリの異常を検出した場合には。
PROM22の内容によってRAM21の内容を修復す
る。
る。
更に、RAM21とPROM22をシーケンス制御装置
のスキャン時間毎に数語ずつ比較し、メモリの妥当性を
チェックする。
のスキャン時間毎に数語ずつ比較し、メモリの妥当性を
チェックする。
このように、通電時には主メモリとしてRAM21を使
用することで、 CPUIの処理能力の低下を防止する
ことができる。更に、メモリ故障時の修復機能が設けら
れることにより、シーケンス制御装置としての稼働率が
向上し、常時RAM21とPROM22との比較チェッ
クすることにより、メモリの信頼性(ビット誤り検出率
)を向上させることができる。
用することで、 CPUIの処理能力の低下を防止する
ことができる。更に、メモリ故障時の修復機能が設けら
れることにより、シーケンス制御装置としての稼働率が
向上し、常時RAM21とPROM22との比較チェッ
クすることにより、メモリの信頼性(ビット誤り検出率
)を向上させることができる。
第2図は、本発明の他の実施例を示したもので、第1図
と同一符号は同−又は相当部分を示す。第1図の構成と
異なる点は、主メモリをその用途からシーケンス制御装
置として動作させる基本メモリ部と、制御対象に依存す
るシーケンスを記憶するシーケンスメモリ部とに分離し
、基本メモリはRAM23、PROM24とし、更に、
両者を切替える切替回路7を設ける一方、シーケンスメ
モリはRAM25、PROM26とし、更に両者を切替
える切替回路8とを設けた点である。
と同一符号は同−又は相当部分を示す。第1図の構成と
異なる点は、主メモリをその用途からシーケンス制御装
置として動作させる基本メモリ部と、制御対象に依存す
るシーケンスを記憶するシーケンスメモリ部とに分離し
、基本メモリはRAM23、PROM24とし、更に、
両者を切替える切替回路7を設ける一方、シーケンスメ
モリはRAM25、PROM26とし、更に両者を切替
える切替回路8とを設けた点である。
この構成で、基本メモリに関しては、通電開始時にPR
OM24に記憶されている内容をRAM23に記憶させ
、その後は基本メモリとしてRAM23を使用する。ま
た、 cpuiが主メモリ内のRAMとPROMを比較
し、RAM内容にエラーが生じた場合、これを修復する
点は前述実施例と同様である。
OM24に記憶されている内容をRAM23に記憶させ
、その後は基本メモリとしてRAM23を使用する。ま
た、 cpuiが主メモリ内のRAMとPROMを比較
し、RAM内容にエラーが生じた場合、これを修復する
点は前述実施例と同様である。
一方、シーケンスメモリは制御対象を如何に制御するか
を記憶しているメモリのため、シーケンス制御装置とし
てデパック時には容易に変更できる機能をもち、シーケ
ンスが決まった通常運転時には、基本メモリと同様にメ
モリ修復機能と比較機能が必要となる。そのため、シー
ケンスメモリとしてRAM25、PROM26、上記複
数の機能を満足する切替回路8を設けている。
を記憶しているメモリのため、シーケンス制御装置とし
てデパック時には容易に変更できる機能をもち、シーケ
ンスが決まった通常運転時には、基本メモリと同様にメ
モリ修復機能と比較機能が必要となる。そのため、シー
ケンスメモリとしてRAM25、PROM26、上記複
数の機能を満足する切替回路8を設けている。
このように、主メモリを基本メモリとシーケンスメモリ
との2つに分離し、各々にRAM及びPROMからなる
メモリと切替回路を設けることによって下記の効果が得
られる。
との2つに分離し、各々にRAM及びPROMからなる
メモリと切替回路を設けることによって下記の効果が得
られる。
1、通常運転時には、基本メモリ及びシーケンスメモリ
ともRAM ’3使用することで、シーケンス制御装置
の処理能力を向上できる。
ともRAM ’3使用することで、シーケンス制御装置
の処理能力を向上できる。
2)通常運転時には、メモリの修復機能によりシーケン
ス制御装置の稼動率が向上できる。
ス制御装置の稼動率が向上できる。
3、通常運転時には、メモリの比較チェック機能により
メモリの信頼性が向上できる。
メモリの信頼性が向上できる。
4、 デパック時には、シーケンスメモリのみ容易に変
更できる。
更できる。
[発明の効果]
以上の如く本発明は、主メモリとしてRAM及びPRO
Mを設けることにより、マイクロプロセッサの処理能力
の低下を防ぐことができ、その結果、シーケンス制御装
置全体の処理能力が向上する上。
Mを設けることにより、マイクロプロセッサの処理能力
の低下を防ぐことができ、その結果、シーケンス制御装
置全体の処理能力が向上する上。
メモリの修復機能によりシーケンス制御装置の稼動率も
向上し、更には、メモリの比較機能によりシーケンス制
御装置の信頼性が向上するという効果が得られる。
向上し、更には、メモリの比較機能によりシーケンス制
御装置の信頼性が向上するという効果が得られる。
第1図は本発明の一実施例に係るシーケンス制御装置の
構成図、第2図は本発明の他の実施例に係るシーケンス
制御装置の構成図、第3図は従来のシーケンス制御装置
の構成図である。 1・・・CPU (中央演算処理部)、2・・・主メモ
リ、3・・・データメモリ、4・・・入出力制御部、5
・・・制御対象。 6・・・メモリチェック回路、7,8・・・切替回路、
21・・・主メモリ(RAM)、22・・・主メモリC
PROM)、 23・・・基本メモリ(RAM)、 2
4・・・基本メモリ(PROM)、25・・・シーケン
スメモリ(RAM)、26・・・シーケンスメモリ(P
ROM)。 C・・・コモンバス。 第2図 第3図
構成図、第2図は本発明の他の実施例に係るシーケンス
制御装置の構成図、第3図は従来のシーケンス制御装置
の構成図である。 1・・・CPU (中央演算処理部)、2・・・主メモ
リ、3・・・データメモリ、4・・・入出力制御部、5
・・・制御対象。 6・・・メモリチェック回路、7,8・・・切替回路、
21・・・主メモリ(RAM)、22・・・主メモリC
PROM)、 23・・・基本メモリ(RAM)、 2
4・・・基本メモリ(PROM)、25・・・シーケン
スメモリ(RAM)、26・・・シーケンスメモリ(P
ROM)。 C・・・コモンバス。 第2図 第3図
Claims (3)
- (1)制御対象からの入力データを入出力制御部を介し
て読み込み、前記入力データをデータメモリに記憶し、
このデータメモリの内容に基づいて主メモリに予め記憶
されたシーケンス演算プログラムに従ってマイクロプロ
セッサから成る中央演算処理部によってシーケンス演算
を行ない、その演算結果を前記データメモリに記憶し、
前記入出力制御部を介して前記演算結果を前記制御対象
に与えるシーケンス制御装置において、前記主メモリと
してPROMとRAMを用い、通電開始時にシーケンス
演算プログラムを記憶するPROMの内容をRAMに記
憶させ、その後は後者のRAMを主メモリとして使用す
ることを特徴とするシーケンス制御装置。 - (2)特許請求の範囲第1項記載において、前記主メモ
リ及びデータメモリの読み出し時に内容をチェックする
メモリチェック回路を設け、前記主メモリとして前記R
AMを使用している間は、前記RAMの読み出し時に前
記メモリチェック回路でメモリ異常の検出を行ない、異
常が検出された場合は前記PROMに記憶されている内
容によりメモリ異常となったRAMの内容を修復する手
段を設けたことを特徴とするシーケンス制御装置。 - (3)特許請求の範囲第1項記載において、シーケンス
演算のスキャン時間に影響を与えない程度に、スキャン
ごとに前記主メモリのRAMの内容とPROMの内容を
比較する手段を設けたことを特徴とするシーケンス制御
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32885A JPS61160106A (ja) | 1985-01-08 | 1985-01-08 | シ−ケンス制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32885A JPS61160106A (ja) | 1985-01-08 | 1985-01-08 | シ−ケンス制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61160106A true JPS61160106A (ja) | 1986-07-19 |
Family
ID=11470835
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32885A Pending JPS61160106A (ja) | 1985-01-08 | 1985-01-08 | シ−ケンス制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61160106A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01220002A (ja) * | 1988-02-29 | 1989-09-01 | Fanuc Ltd | Pcのパラメータ設定方式 |
JPH09204205A (ja) * | 1996-01-26 | 1997-08-05 | Toshiba Corp | プログラム制御システム |
-
1985
- 1985-01-08 JP JP32885A patent/JPS61160106A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01220002A (ja) * | 1988-02-29 | 1989-09-01 | Fanuc Ltd | Pcのパラメータ設定方式 |
JPH09204205A (ja) * | 1996-01-26 | 1997-08-05 | Toshiba Corp | プログラム制御システム |
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