JPS61160106A - シ−ケンス制御装置 - Google Patents
シ−ケンス制御装置Info
- Publication number
- JPS61160106A JPS61160106A JP32885A JP32885A JPS61160106A JP S61160106 A JPS61160106 A JP S61160106A JP 32885 A JP32885 A JP 32885A JP 32885 A JP32885 A JP 32885A JP S61160106 A JPS61160106 A JP S61160106A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- contents
- control device
- ram
- sequence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
- G05B19/0428—Safety, monitoring
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/042—Programme control other than numerical control, i.e. in sequence controllers or logic controllers using digital processors
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はマイクロプロセッサを用いたシーケンス制御装
置に関する。
置に関する。
［発明の技術的背景とその問題点］
近年、マイクロプロセッサを用いたシーケンス制御装置
の分野では、制御対象の入出力点数が増大するとともに
、シーケンス演算のステップも増大し、マイクロプロセ
ッサの一命令当りの処理時間が短縮されないと、演算時
間の増大が、制御遅れとなり問題となっている。
の分野では、制御対象の入出力点数が増大するとともに
、シーケンス演算のステップも増大し、マイクロプロセ
ッサの一命令当りの処理時間が短縮されないと、演算時
間の増大が、制御遅れとなり問題となっている。
通常、マイクロプロセッサを用いたシーケンス制御装置
は第３図に示すような構成になっている。
は第３図に示すような構成になっている。
即ち、シーケンス制御装置は、シーケンス演算及びその
他の演算処理を行なうマイクロプロセッサを中核とした
中央演算処理部（以下、ＣＰＵと略す）１と、実行プロ
グラムを記憶する主メモリ２と、入出力データを記憶す
るデータメモリ３と、制御対象４と入出力データの授受
を制御する入出力制御部５と、これらを接続するコモン
バスＣで構成される。
他の演算処理を行なうマイクロプロセッサを中核とした
中央演算処理部（以下、ＣＰＵと略す）１と、実行プロ
グラムを記憶する主メモリ２と、入出力データを記憶す
るデータメモリ３と、制御対象４と入出力データの授受
を制御する入出力制御部５と、これらを接続するコモン
バスＣで構成される。
この構成で、まずｃｐｕ ｔがシーケンス制御を行なう
ために、コモンバスＣを経由して入出力制御部５に対し
、データ読込み指令を出す。この指令があると、入出力
制御部５は制御対象４からデータを入力し、コモンバス
Ｃに出力する。これにてＣＰＵＩはコモンバスＣ上の入
力データをデータメモリ３に記憶させる。次に主メモリ
２に予め記憶されているシーケンス演算プログラムに従
ってデータメモリ３の内容に基づいてＣＰＵＩはシーケ
ンス演算を行ない、その結果をデータメモリ３に記憶さ
せる。全てのシーケンス演算プログラムが終了した後、
データメモリ３に記憶した演算結果をコモンバスＣを介
して入出力制御部５より制御対象４に出力する。
ために、コモンバスＣを経由して入出力制御部５に対し
、データ読込み指令を出す。この指令があると、入出力
制御部５は制御対象４からデータを入力し、コモンバス
Ｃに出力する。これにてＣＰＵＩはコモンバスＣ上の入
力データをデータメモリ３に記憶させる。次に主メモリ
２に予め記憶されているシーケンス演算プログラムに従
ってデータメモリ３の内容に基づいてＣＰＵＩはシーケ
ンス演算を行ない、その結果をデータメモリ３に記憶さ
せる。全てのシーケンス演算プログラムが終了した後、
データメモリ３に記憶した演算結果をコモンバスＣを介
して入出力制御部５より制御対象４に出力する。
以上のことから判るように、ＣＰ旧による主メモリ２や
データメモリ３の読み出しと、データメモリ３への書き
込みに要する時間がシーケンス制御装置の処理能力を支
配している。
データメモリ３の読み出しと、データメモリ３への書き
込みに要する時間がシーケンス制御装置の処理能力を支
配している。
一方、最近の半導体技術の進歩により、マイクロプロセ
ッサがメモリの内容を読み出すのに必要とする時間も縮
小され、メモリがこれに対応しきれなくなってきている
。従ってこの場合にマイクロプロセッサがメモリの内容
を読み出す際は、マイクロプロセッサに対して待ち時間
を設けることでメモリの内容が読み出されることになる
。
ッサがメモリの内容を読み出すのに必要とする時間も縮
小され、メモリがこれに対応しきれなくなってきている
。従ってこの場合にマイクロプロセッサがメモリの内容
を読み出す際は、マイクロプロセッサに対して待ち時間
を設けることでメモリの内容が読み出されることになる
。
ところで、シーケンス制御装置の主メモリとしてよく用
いられている紫外線消去形のＨＰＲＯＭや電気的に書き
換え可能なＥＨＰＲＯＭの場合、マイクロプロセッサが
そのＰＲＯＭを読み出すとき、前述の待ち時間を設ける
ことが必要となることが多く、この待ち時間が、シーケ
ンス制御装置の処理能力のさまたげになる要素となって
いた。
いられている紫外線消去形のＨＰＲＯＭや電気的に書き
換え可能なＥＨＰＲＯＭの場合、マイクロプロセッサが
そのＰＲＯＭを読み出すとき、前述の待ち時間を設ける
ことが必要となることが多く、この待ち時間が、シーケ
ンス制御装置の処理能力のさまたげになる要素となって
いた。
［発明の目的］
本発明は、シーケンス制御装置の中核をなすマイクロプ
ロセッサの処理能力を低下させることなく、シーケンス
制御装置全体としての処理能力を向上させたシーケンス
制御装置を提供することを目的とする。
ロセッサの処理能力を低下させることなく、シーケンス
制御装置全体としての処理能力を向上させたシーケンス
制御装置を提供することを目的とする。
［発明の概要］
この目的を達成するため、本発明は主メモリとして停電
しても記憶内容が保持できるＰＲＯＭと、停電保持特性
はないがアクセス時間の早いＲＡＭとを併用することで
、マイクロプロセッサの処理能力を低下させないように
したことを特徴とする。
しても記憶内容が保持できるＰＲＯＭと、停電保持特性
はないがアクセス時間の早いＲＡＭとを併用することで
、マイクロプロセッサの処理能力を低下させないように
したことを特徴とする。
［発明実施例］
以下、本発明を第１図に示す実施例を参照しながら説明
する。第１図は１本発明によるシーケンス制御装置の全
体構成図で、図中、第３図と同一符号は同−又は相当部
分を示す。第３図の構成と異なる主な点は、主メモリと
してＲＡＭ２１とＰＲＯＭ２２と、どちらを使用するか
の切替回路７と、メモリ読み出し時にその内容をチェッ
クするメモリチェック回路６とを設けている点である。
する。第１図は１本発明によるシーケンス制御装置の全
体構成図で、図中、第３図と同一符号は同−又は相当部
分を示す。第３図の構成と異なる主な点は、主メモリと
してＲＡＭ２１とＰＲＯＭ２２と、どちらを使用するか
の切替回路７と、メモリ読み出し時にその内容をチェッ
クするメモリチェック回路６とを設けている点である。
以上の構成で通電開始時にはＰＲＯＭ２２に記憶されて
いる内容をＲＡｌ’１２１に記憶させ、その後は主メモ
リとしてＲＡＭ２１を使用する。一方、メモリ読み出し
時のメモリチェック回路６を設けることで、主メモリと
してＲＡＭ２１を使用時に、メモリチェック回路６によ
りメモリの異常を検出した場合には。
いる内容をＲＡｌ’１２１に記憶させ、その後は主メモ
リとしてＲＡＭ２１を使用する。一方、メモリ読み出し
時のメモリチェック回路６を設けることで、主メモリと
してＲＡＭ２１を使用時に、メモリチェック回路６によ
りメモリの異常を検出した場合には。
ＰＲＯＭ２２の内容によってＲＡＭ２１の内容を修復す
る。
る。
更に、ＲＡＭ２１とＰＲＯＭ２２をシーケンス制御装置
のスキャン時間毎に数語ずつ比較し、メモリの妥当性を
チェックする。
のスキャン時間毎に数語ずつ比較し、メモリの妥当性を
チェックする。
このように、通電時には主メモリとしてＲＡＭ２１を使
用することで、 ＣＰＵＩの処理能力の低下を防止する
ことができる。更に、メモリ故障時の修復機能が設けら
れることにより、シーケンス制御装置としての稼働率が
向上し、常時ＲＡＭ２１とＰＲＯＭ２２との比較チェッ
クすることにより、メモリの信頼性（ビット誤り検出率
）を向上させることができる。
用することで、 ＣＰＵＩの処理能力の低下を防止する
ことができる。更に、メモリ故障時の修復機能が設けら
れることにより、シーケンス制御装置としての稼働率が
向上し、常時ＲＡＭ２１とＰＲＯＭ２２との比較チェッ
クすることにより、メモリの信頼性（ビット誤り検出率
）を向上させることができる。
第２図は、本発明の他の実施例を示したもので、第１図
と同一符号は同−又は相当部分を示す。第１図の構成と
異なる点は、主メモリをその用途からシーケンス制御装
置として動作させる基本メモリ部と、制御対象に依存す
るシーケンスを記憶するシーケンスメモリ部とに分離し
、基本メモリはＲＡＭ２３、ＰＲＯＭ２４とし、更に、
両者を切替える切替回路７を設ける一方、シーケンスメ
モリはＲＡＭ２５、ＰＲＯＭ２６とし、更に両者を切替
える切替回路８とを設けた点である。
と同一符号は同−又は相当部分を示す。第１図の構成と
異なる点は、主メモリをその用途からシーケンス制御装
置として動作させる基本メモリ部と、制御対象に依存す
るシーケンスを記憶するシーケンスメモリ部とに分離し
、基本メモリはＲＡＭ２３、ＰＲＯＭ２４とし、更に、
両者を切替える切替回路７を設ける一方、シーケンスメ
モリはＲＡＭ２５、ＰＲＯＭ２６とし、更に両者を切替
える切替回路８とを設けた点である。
この構成で、基本メモリに関しては、通電開始時にＰＲ
ＯＭ２４に記憶されている内容をＲＡＭ２３に記憶させ
、その後は基本メモリとしてＲＡＭ２３を使用する。ま
た、 ｃｐｕｉが主メモリ内のＲＡＭとＰＲＯＭを比較
し、ＲＡＭ内容にエラーが生じた場合、これを修復する
点は前述実施例と同様である。
ＯＭ２４に記憶されている内容をＲＡＭ２３に記憶させ
、その後は基本メモリとしてＲＡＭ２３を使用する。ま
た、 ｃｐｕｉが主メモリ内のＲＡＭとＰＲＯＭを比較
し、ＲＡＭ内容にエラーが生じた場合、これを修復する
点は前述実施例と同様である。
一方、シーケンスメモリは制御対象を如何に制御するか
を記憶しているメモリのため、シーケンス制御装置とし
てデパック時には容易に変更できる機能をもち、シーケ
ンスが決まった通常運転時には、基本メモリと同様にメ
モリ修復機能と比較機能が必要となる。そのため、シー
ケンスメモリとしてＲＡＭ２５、ＰＲＯＭ２６、上記複
数の機能を満足する切替回路８を設けている。
を記憶しているメモリのため、シーケンス制御装置とし
てデパック時には容易に変更できる機能をもち、シーケ
ンスが決まった通常運転時には、基本メモリと同様にメ
モリ修復機能と比較機能が必要となる。そのため、シー
ケンスメモリとしてＲＡＭ２５、ＰＲＯＭ２６、上記複
数の機能を満足する切替回路８を設けている。
このように、主メモリを基本メモリとシーケンスメモリ
との２つに分離し、各々にＲＡＭ及びＰＲＯＭからなる
メモリと切替回路を設けることによって下記の効果が得
られる。
との２つに分離し、各々にＲＡＭ及びＰＲＯＭからなる
メモリと切替回路を設けることによって下記の効果が得
られる。
１、通常運転時には、基本メモリ及びシーケンスメモリ
ともＲＡＭ ’３使用することで、シーケンス制御装置
の処理能力を向上できる。
ともＲＡＭ ’３使用することで、シーケンス制御装置
の処理能力を向上できる。
２）通常運転時には、メモリの修復機能によりシーケン
ス制御装置の稼動率が向上できる。
ス制御装置の稼動率が向上できる。
３、通常運転時には、メモリの比較チェック機能により
メモリの信頼性が向上できる。
メモリの信頼性が向上できる。
４、 デパック時には、シーケンスメモリのみ容易に変
更できる。
更できる。
［発明の効果］
以上の如く本発明は、主メモリとしてＲＡＭ及びＰＲＯ
Ｍを設けることにより、マイクロプロセッサの処理能力
の低下を防ぐことができ、その結果、シーケンス制御装
置全体の処理能力が向上する上。
Ｍを設けることにより、マイクロプロセッサの処理能力
の低下を防ぐことができ、その結果、シーケンス制御装
置全体の処理能力が向上する上。
メモリの修復機能によりシーケンス制御装置の稼動率も
向上し、更には、メモリの比較機能によりシーケンス制
御装置の信頼性が向上するという効果が得られる。
向上し、更には、メモリの比較機能によりシーケンス制
御装置の信頼性が向上するという効果が得られる。
第１図は本発明の一実施例に係るシーケンス制御装置の
構成図、第２図は本発明の他の実施例に係るシーケンス
制御装置の構成図、第３図は従来のシーケンス制御装置
の構成図である。 １・・・ＣＰＵ （中央演算処理部）、２・・・主メモ
リ、３・・・データメモリ、４・・・入出力制御部、５
・・・制御対象。 ６・・・メモリチェック回路、７，８・・・切替回路、
２１・・・主メモリ（ＲＡＭ）、２２・・・主メモリＣ
ＰＲＯＭ）、 ２３・・・基本メモリ（ＲＡＭ）、 ２
４・・・基本メモリ（ＰＲＯＭ）、２５・・・シーケン
スメモリ（ＲＡＭ）、２６・・・シーケンスメモリ（Ｐ
ＲＯＭ）。 Ｃ・・・コモンバス。 第２図 第３図
構成図、第２図は本発明の他の実施例に係るシーケンス
制御装置の構成図、第３図は従来のシーケンス制御装置
の構成図である。 １・・・ＣＰＵ （中央演算処理部）、２・・・主メモ
リ、３・・・データメモリ、４・・・入出力制御部、５
・・・制御対象。 ６・・・メモリチェック回路、７，８・・・切替回路、
２１・・・主メモリ（ＲＡＭ）、２２・・・主メモリＣ
ＰＲＯＭ）、 ２３・・・基本メモリ（ＲＡＭ）、 ２
４・・・基本メモリ（ＰＲＯＭ）、２５・・・シーケン
スメモリ（ＲＡＭ）、２６・・・シーケンスメモリ（Ｐ
ＲＯＭ）。 Ｃ・・・コモンバス。 第２図 第３図
Claims (3)
- （１）制御対象からの入力データを入出力制御部を介し
て読み込み、前記入力データをデータメモリに記憶し、
このデータメモリの内容に基づいて主メモリに予め記憶
されたシーケンス演算プログラムに従ってマイクロプロ
セッサから成る中央演算処理部によってシーケンス演算
を行ない、その演算結果を前記データメモリに記憶し、
前記入出力制御部を介して前記演算結果を前記制御対象
に与えるシーケンス制御装置において、前記主メモリと
してＰＲＯＭとＲＡＭを用い、通電開始時にシーケンス
演算プログラムを記憶するＰＲＯＭの内容をＲＡＭに記
憶させ、その後は後者のＲＡＭを主メモリとして使用す
ることを特徴とするシーケンス制御装置。 - （２）特許請求の範囲第１項記載において、前記主メモ
リ及びデータメモリの読み出し時に内容をチェックする
メモリチェック回路を設け、前記主メモリとして前記Ｒ
ＡＭを使用している間は、前記ＲＡＭの読み出し時に前
記メモリチェック回路でメモリ異常の検出を行ない、異
常が検出された場合は前記ＰＲＯＭに記憶されている内
容によりメモリ異常となったＲＡＭの内容を修復する手
段を設けたことを特徴とするシーケンス制御装置。 - （３）特許請求の範囲第１項記載において、シーケンス
演算のスキャン時間に影響を与えない程度に、スキャン
ごとに前記主メモリのＲＡＭの内容とＰＲＯＭの内容を
比較する手段を設けたことを特徴とするシーケンス制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32885A JPS61160106A (ja) | 1985-01-08 | 1985-01-08 | シ−ケンス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32885A JPS61160106A (ja) | 1985-01-08 | 1985-01-08 | シ−ケンス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61160106A true JPS61160106A (ja) | 1986-07-19 |
Family
ID=11470835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32885A Pending JPS61160106A (ja) | 1985-01-08 | 1985-01-08 | シ−ケンス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160106A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01220002A (ja) * | 1988-02-29 | 1989-09-01 | Fanuc Ltd | Ｐｃのパラメータ設定方式 |
| JPH09204205A (ja) * | 1996-01-26 | 1997-08-05 | Toshiba Corp | プログラム制御システム |
-
1985
- 1985-01-08 JP JP32885A patent/JPS61160106A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01220002A (ja) * | 1988-02-29 | 1989-09-01 | Fanuc Ltd | Ｐｃのパラメータ設定方式 |
| JPH09204205A (ja) * | 1996-01-26 | 1997-08-05 | Toshiba Corp | プログラム制御システム |
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