JP2003076569A - バス同期２重系コンピュータ - Google Patents
バス同期２重系コンピュータInfo
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- Safety Devices In Control Systems (AREA)
Abstract
(57)【要約】
【課題】 同一演算処理を同期して行う２個の演算手段
からの各データを比較して動作異常を判断し、制御対象
への出力制御するバス同期２重系マイクロコンピュータ
において、上記各データが不一致のときのデータを後か
ら参照して故障の原因を早期に究明する。 【解決手段】 同一演算処理を同期して行う２個の演算
手段１０Ａ，１０Ｂから算出された各データＤ，Ｄを比
較した結果を用いて動作異常を判断し、制御対象への出
力制御するバス同期２重系コンピュータにおいて、上記
各データＤ，Ｄの比較結果が不一致のときの不一致デー
タ及びアドレスをラッチして割り込みを発生する手段１
６と、上記不一致データを読み込む手段１７Ａ，１７Ｂ
と、上記不一致データの履歴を記憶する手段１８Ａ，１
８Ｂとを備えた。これにより、上記不一致データを後か
ら参照して故障の原因を早期に究明できる。
からの各データを比較して動作異常を判断し、制御対象
への出力制御するバス同期２重系マイクロコンピュータ
において、上記各データが不一致のときのデータを後か
ら参照して故障の原因を早期に究明する。 【解決手段】 同一演算処理を同期して行う２個の演算
手段１０Ａ，１０Ｂから算出された各データＤ，Ｄを比
較した結果を用いて動作異常を判断し、制御対象への出
力制御するバス同期２重系コンピュータにおいて、上記
各データＤ，Ｄの比較結果が不一致のときの不一致デー
タ及びアドレスをラッチして割り込みを発生する手段１
６と、上記不一致データを読み込む手段１７Ａ，１７Ｂ
と、上記不一致データの履歴を記憶する手段１８Ａ，１
８Ｂとを備えた。これにより、上記不一致データを後か
ら参照して故障の原因を早期に究明できる。
Description
【０００１】
【発明の属する技術分野】本発明は、同一の入力情報に
対して同一の演算処理を同期して行う２個の演算手段か
ら算出された各データの比較結果を用いて動作が正常か
否かを判断し、制御対象に出力するデータをオン、オフ
制御するバス同期２重系コンピュータに関し、特に、上
記各データの比較結果が不一致のときのデータを保存
し、これを後から参照することにより、故障の原因を早
期に究明することができるバス同期２重系コンピュータ
に関する。
対して同一の演算処理を同期して行う２個の演算手段か
ら算出された各データの比較結果を用いて動作が正常か
否かを判断し、制御対象に出力するデータをオン、オフ
制御するバス同期２重系コンピュータに関し、特に、上
記各データの比較結果が不一致のときのデータを保存
し、これを後から参照することにより、故障の原因を早
期に究明することができるバス同期２重系コンピュータ
に関する。
【０００２】
【従来の技術】近年、例えば鉄道信号保安装置、産業ロ
ボット等では、コンピュータを用いた制御システムの導
入が進められており、その保守・保全の問題や安全性に
加えて高度の信頼性が要求されている。このような高い
信頼性と安全性を確保するためのコンピュータを用いた
制御システムとして、複数のコンピュータを用い、１つ
のコンピュータが故障したときに他のコンピュータで代
用できる或いは安全側出力を確保するようにした２重系
システムがあり、そのような例として、特許第２５６１
１８１号公報記載のクロック同期形２重系回路がある。
ボット等では、コンピュータを用いた制御システムの導
入が進められており、その保守・保全の問題や安全性に
加えて高度の信頼性が要求されている。このような高い
信頼性と安全性を確保するためのコンピュータを用いた
制御システムとして、複数のコンピュータを用い、１つ
のコンピュータが故障したときに他のコンピュータで代
用できる或いは安全側出力を確保するようにした２重系
システムがあり、そのような例として、特許第２５６１
１８１号公報記載のクロック同期形２重系回路がある。
【０００３】上記の例によるクロック同期形２重系回路
は、図３に示すように、同一の入力情報に対して同一の
演算処理を同期して行う２個のＭＰＵ３１Ａ，３１Ｂを
有し、この２個のＭＰＵ３１Ａ，３１Ｂからデータバス
３２Ａ，３２Ｂを介してメモリ３３Ａ，３３Ｂに出力さ
れた各データｒ，ｒを照合回路であるコンパレータ３４
で照合し、上記各データｒ，ｒが一致するか否かによっ
て動作が正常か否かを判断できるようになっていた。そ
して、上記コンパレータ３４が各データｒ，ｒの不一致
を検出し、それが一過性の原因によるものでないと判断
した場合には、動作が異常であるとして制御対象への制
御出力を停止させるようになっていた。
は、図３に示すように、同一の入力情報に対して同一の
演算処理を同期して行う２個のＭＰＵ３１Ａ，３１Ｂを
有し、この２個のＭＰＵ３１Ａ，３１Ｂからデータバス
３２Ａ，３２Ｂを介してメモリ３３Ａ，３３Ｂに出力さ
れた各データｒ，ｒを照合回路であるコンパレータ３４
で照合し、上記各データｒ，ｒが一致するか否かによっ
て動作が正常か否かを判断できるようになっていた。そ
して、上記コンパレータ３４が各データｒ，ｒの不一致
を検出し、それが一過性の原因によるものでないと判断
した場合には、動作が異常であるとして制御対象への制
御出力を停止させるようになっていた。
【０００４】
【発明が解決しようとする課題】しかし、このようなデ
ータバス３２Ａ，３２Ｂ上の各データｒ，ｒを比較して
動作が正常か否かを判断するバス同期２重系コンピュー
タにおいて、上記各データｒ，ｒの不一致により制御対
象への制御出力が停止した場合には、図４に示すデータ
不一致保持回路２２にて上記各データｒ，ｒの不一致の
状態が記録されるようになっていたが、その原因は記録
されていなかった。そのため、上記コンピュータを用い
た制御システムが制御出力を停止させた原因を特定する
ことができず、該制御出力の停止の原因を特定するため
には、同一の事象が再現されるのを待つしかなかった。
したがって、上記クロック同期形２重系回路の故障の原
因を早期に究明するのは困難であるという問題点があっ
た。
ータバス３２Ａ，３２Ｂ上の各データｒ，ｒを比較して
動作が正常か否かを判断するバス同期２重系コンピュー
タにおいて、上記各データｒ，ｒの不一致により制御対
象への制御出力が停止した場合には、図４に示すデータ
不一致保持回路２２にて上記各データｒ，ｒの不一致の
状態が記録されるようになっていたが、その原因は記録
されていなかった。そのため、上記コンピュータを用い
た制御システムが制御出力を停止させた原因を特定する
ことができず、該制御出力の停止の原因を特定するため
には、同一の事象が再現されるのを待つしかなかった。
したがって、上記クロック同期形２重系回路の故障の原
因を早期に究明するのは困難であるという問題点があっ
た。
【０００５】そこで、本発明は、このような問題点に対
処し、同一の入力情報に対して同一の演算処理を同期し
て行う２個の演算手段から算出された各データの比較結
果が不一致のときのデータを保存し、これを後から参照
することにより、故障の原因を早期に究明することがで
きるバス同期２重系コンピュータを提供することを目的
とする。
処し、同一の入力情報に対して同一の演算処理を同期し
て行う２個の演算手段から算出された各データの比較結
果が不一致のときのデータを保存し、これを後から参照
することにより、故障の原因を早期に究明することがで
きるバス同期２重系コンピュータを提供することを目的
とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるバス同期２重系コンピュータは、同一
の入力情報に対して同一の演算処理を同期して行う２個
の演算手段を有し、この２個の演算手段から算出された
各データを情報比較手段で比較し、その比較結果を用い
て動作が正常か否かを判断し、制御対象に出力するデー
タをオン、オフ制御するバス同期２重系コンピュータに
おいて、上記算出された各データの比較結果が不一致の
ときの不一致データ及びアドレスをラッチして上記演算
手段に割り込みを発生させる手段と、上記ラッチされた
不一致データを読み込み記録する手段と、上記ラッチさ
れた不一致データの履歴を記憶する手段と、を備えたも
のである。
に、本発明によるバス同期２重系コンピュータは、同一
の入力情報に対して同一の演算処理を同期して行う２個
の演算手段を有し、この２個の演算手段から算出された
各データを情報比較手段で比較し、その比較結果を用い
て動作が正常か否かを判断し、制御対象に出力するデー
タをオン、オフ制御するバス同期２重系コンピュータに
おいて、上記算出された各データの比較結果が不一致の
ときの不一致データ及びアドレスをラッチして上記演算
手段に割り込みを発生させる手段と、上記ラッチされた
不一致データを読み込み記録する手段と、上記ラッチさ
れた不一致データの履歴を記憶する手段と、を備えたも
のである。
【０００７】このような構成により、上記２個の演算手
段から算出された各データの比較結果が不一致のときの
不一致データ及びアドレスがラッチされて上記割り込み
発生手段によって上記２個の演算手段に割り込みをか
け、上記ラッチされた不一致データが記録手段に読み込
んで記録され、上記ラッチされた不一致データの履歴が
履歴記憶手段に記憶される。
段から算出された各データの比較結果が不一致のときの
不一致データ及びアドレスがラッチされて上記割り込み
発生手段によって上記２個の演算手段に割り込みをか
け、上記ラッチされた不一致データが記録手段に読み込
んで記録され、上記ラッチされた不一致データの履歴が
履歴記憶手段に記憶される。
【０００８】また、上記履歴記憶手段に記憶された不一
致データ及びアドレスは、書き換え可能な外部メモリに
保存可能としたものである。これにより、上記不一致デ
ータ及びアドレスの履歴が書き換え可能な外部メモリに
保存される。
致データ及びアドレスは、書き換え可能な外部メモリに
保存可能としたものである。これにより、上記不一致デ
ータ及びアドレスの履歴が書き換え可能な外部メモリに
保存される。
【０００９】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面に基づいて詳細に説明する。図１は、本発明による
バス同期２重系コンピュータの実施の形態を示すブロッ
ク図である。このバス同期２重系コンピュータは、同一
の入力情報に対して同一の演算処理を同期して行う２個
の演算手段から算出された各データの比較結果を用いて
動作が正常か否かを判断し、制御対象に出力するデータ
をオン、オフ制御するもので、２個のＣＰＵ１０Ａ，１
０Ｂと、２個のメモリ１１Ａ，１１Ｂと、２個のＩ／Ｏ
１２Ａ，１２Ｂと、バス照合回路１３と、正常リレード
ライバ１４と、正常リレー１５とを有し、さらに不一致
データラッチ部１６と、２個のバスコントローラ１７
Ａ，１７Ｂとを備えて成る。
図面に基づいて詳細に説明する。図１は、本発明による
バス同期２重系コンピュータの実施の形態を示すブロッ
ク図である。このバス同期２重系コンピュータは、同一
の入力情報に対して同一の演算処理を同期して行う２個
の演算手段から算出された各データの比較結果を用いて
動作が正常か否かを判断し、制御対象に出力するデータ
をオン、オフ制御するもので、２個のＣＰＵ１０Ａ，１
０Ｂと、２個のメモリ１１Ａ，１１Ｂと、２個のＩ／Ｏ
１２Ａ，１２Ｂと、バス照合回路１３と、正常リレード
ライバ１４と、正常リレー１５とを有し、さらに不一致
データラッチ部１６と、２個のバスコントローラ１７
Ａ，１７Ｂとを備えて成る。
【００１０】上記ＣＰＵ１０Ａは、後述のメモリ１１Ａ
から読み込んだ駆動プログラムに基づいて、後述のＩ／
Ｏ１２Ａから送出された入力信号の演算処理を行う演算
手段となるもので、このメモリ１１Ａ及びＩ／Ｏ１２Ａ
からの入力信号をデータバスａ1から入力すると共に、
上記演算処理されたデータＤを該データバスａ1から出
力するようになっている。また、上記メモリ１１Ａは、
上記ＣＰＵ１０Ａの駆動プログラムを格納するもので、
該駆動プログラムをデータバスａ2から出力できるよう
になっている。また、上記Ｉ／Ｏ１２Ａは、図示省略の
制御対象の各種機器と制御データの送受信を行うもの
で、該制御データをデータバスａ3から入出力できるよ
うになっている。そして、上記ＣＰＵ１０Ａとメモリ１
１ＡとＩ／Ｏ１２Ａとは、独立して演算処理を行うＡ系
の回路を構成する。
から読み込んだ駆動プログラムに基づいて、後述のＩ／
Ｏ１２Ａから送出された入力信号の演算処理を行う演算
手段となるもので、このメモリ１１Ａ及びＩ／Ｏ１２Ａ
からの入力信号をデータバスａ1から入力すると共に、
上記演算処理されたデータＤを該データバスａ1から出
力するようになっている。また、上記メモリ１１Ａは、
上記ＣＰＵ１０Ａの駆動プログラムを格納するもので、
該駆動プログラムをデータバスａ2から出力できるよう
になっている。また、上記Ｉ／Ｏ１２Ａは、図示省略の
制御対象の各種機器と制御データの送受信を行うもの
で、該制御データをデータバスａ3から入出力できるよ
うになっている。そして、上記ＣＰＵ１０Ａとメモリ１
１ＡとＩ／Ｏ１２Ａとは、独立して演算処理を行うＡ系
の回路を構成する。
【００１１】また、上記ＣＰＵ１０Ｂ及びメモリ１１
Ｂ、Ｉ／Ｏ１２Ｂは、それぞれ上記ＣＰＵ１０Ａ及びメ
モリ１１Ａ、Ｉ／Ｏ１２Ａと同様のものであり、上記Ａ
系の回路と独立して演算処理を行うＢ系の回路を構成す
るようになっている。なお、上記Ａ系の回路とＢ系の回
路には、図示省略の制御対象から同一の情報が入力され
るようになっており、それと共に同一のクロック信号が
入力され、１サイクル毎に同期して作動するようになっ
ている。
Ｂ、Ｉ／Ｏ１２Ｂは、それぞれ上記ＣＰＵ１０Ａ及びメ
モリ１１Ａ、Ｉ／Ｏ１２Ａと同様のものであり、上記Ａ
系の回路と独立して演算処理を行うＢ系の回路を構成す
るようになっている。なお、上記Ａ系の回路とＢ系の回
路には、図示省略の制御対象から同一の情報が入力され
るようになっており、それと共に同一のクロック信号が
入力され、１サイクル毎に同期して作動するようになっ
ている。
【００１２】上記バス照合回路１３は、上記２個のＣＰ
Ｕ１０Ａ，１０Ｂから出力された各データＤ，Ｄを比較
する情報比較手段となるもので、上記各データＤ，Ｄが
一致するか否かを照合し、その比較された結果を用いて
動作が正常か否かを判断して後述の正常リレードライバ
１４に出力するようになっている。また、上記正常リレ
ードライバ１４は、上記バス照合回路１３で比較された
結果に応じて後述の正常リレー１５を駆動する信号を送
出するもので、上記各データＤ，Ｄが一致する信号を受
けた場合には正常リレー１５を接続する信号を送出し、
また上記各データＤ，Ｄが不一致の信号を受けた場合に
は上記正常リレー１５を遮断させる信号を送出するよう
になっている。そして、上記正常リレー１５は、例えば
上記２個のＩ／Ｏ１２Ａ，１２Ｂの電源に接続されてお
り、上記正常リレードライバ１４から送出された接続信
号又は遮断信号を受けて上記電源の入切ができるように
なっている。これにより、制御対象に出力するデータを
オン、オフ制御することができる。
Ｕ１０Ａ，１０Ｂから出力された各データＤ，Ｄを比較
する情報比較手段となるもので、上記各データＤ，Ｄが
一致するか否かを照合し、その比較された結果を用いて
動作が正常か否かを判断して後述の正常リレードライバ
１４に出力するようになっている。また、上記正常リレ
ードライバ１４は、上記バス照合回路１３で比較された
結果に応じて後述の正常リレー１５を駆動する信号を送
出するもので、上記各データＤ，Ｄが一致する信号を受
けた場合には正常リレー１５を接続する信号を送出し、
また上記各データＤ，Ｄが不一致の信号を受けた場合に
は上記正常リレー１５を遮断させる信号を送出するよう
になっている。そして、上記正常リレー１５は、例えば
上記２個のＩ／Ｏ１２Ａ，１２Ｂの電源に接続されてお
り、上記正常リレードライバ１４から送出された接続信
号又は遮断信号を受けて上記電源の入切ができるように
なっている。これにより、制御対象に出力するデータを
オン、オフ制御することができる。
【００１３】ここで、本発明においては、不一致データ
ラッチ部１６と、２個のバスコントローラ１７Ａ，１７
Ｂとが設けられている。上記不一致データラッチ部１６
は、上記２個のＣＰＵ１０Ａ，１０Ｂで算出された各デ
ータＤ，Ｄの比較結果が不一致のときの不一致データ及
びアドレスをラッチして該２個のＣＰＵ１０Ａ，１０Ｂ
に割り込みを発生させる手段となるもので、上記バス照
合回路１３の後段に設けられている。また、上記バスコ
ントローラ１７Ａは、上記ラッチされた不一致データを
読み込んで記録する手段となるもので、上記Ａ系の回路
におけるデータバスａ1〜ａ3の間に設けられている。ま
た、上記バスコントローラ１７Ｂは、上記バスコントロ
ーラ１７Ａと同様のものであり、上記Ｂ系の回路におけ
るデータバスｂ1〜ｂ3の間に設けられている。これによ
り、上記２個のＣＰＵ１０Ａ，１０Ｂから算出された各
データＤ，Ｄの比較結果が不一致のときの不一致データ
及びアドレスがラッチされて上記割り込み発生手段とな
る不一致データラッチ部１６によって上記２個のＣＰＵ
１０Ａ，１０Ｂの演算処理に割り込みをかけ、上記ラッ
チされた不一致データが記録手段となる２個のバスコン
トローラ１７Ａ，１７Ｂに記録されるようになってい
る。
ラッチ部１６と、２個のバスコントローラ１７Ａ，１７
Ｂとが設けられている。上記不一致データラッチ部１６
は、上記２個のＣＰＵ１０Ａ，１０Ｂで算出された各デ
ータＤ，Ｄの比較結果が不一致のときの不一致データ及
びアドレスをラッチして該２個のＣＰＵ１０Ａ，１０Ｂ
に割り込みを発生させる手段となるもので、上記バス照
合回路１３の後段に設けられている。また、上記バスコ
ントローラ１７Ａは、上記ラッチされた不一致データを
読み込んで記録する手段となるもので、上記Ａ系の回路
におけるデータバスａ1〜ａ3の間に設けられている。ま
た、上記バスコントローラ１７Ｂは、上記バスコントロ
ーラ１７Ａと同様のものであり、上記Ｂ系の回路におけ
るデータバスｂ1〜ｂ3の間に設けられている。これによ
り、上記２個のＣＰＵ１０Ａ，１０Ｂから算出された各
データＤ，Ｄの比較結果が不一致のときの不一致データ
及びアドレスがラッチされて上記割り込み発生手段とな
る不一致データラッチ部１６によって上記２個のＣＰＵ
１０Ａ，１０Ｂの演算処理に割り込みをかけ、上記ラッ
チされた不一致データが記録手段となる２個のバスコン
トローラ１７Ａ，１７Ｂに記録されるようになってい
る。
【００１４】また、上記ＣＰＵ１０Ａ，１０Ｂは、前述
の入力信号の演算処理を行う演算手段となると共に、上
記不一致データラッチ部１６にラッチされた不一致デー
タの履歴を記憶する履歴記憶手段となるもので、上記不
一致データの履歴が記憶されるようになっている。これ
により、上記２個のＣＰＵ１０Ａ，１０Ｂから算出され
た各データＤ，Ｄの比較結果が上記バス照合回路１３に
て不一致であると判断されたとき、その不一致データの
履歴を後から参照することができる。
の入力信号の演算処理を行う演算手段となると共に、上
記不一致データラッチ部１６にラッチされた不一致デー
タの履歴を記憶する履歴記憶手段となるもので、上記不
一致データの履歴が記憶されるようになっている。これ
により、上記２個のＣＰＵ１０Ａ，１０Ｂから算出され
た各データＤ，Ｄの比較結果が上記バス照合回路１３に
て不一致であると判断されたとき、その不一致データの
履歴を後から参照することができる。
【００１５】次に、このように構成されたバス同期２重
系コンピュータの動作について図２を参照して説明す
る。まず、図１に示すＡ系の回路にて演算処理を行う
（ステップＳ１）。すなわち、ＣＰＵ１０Ａは、メモリ
１１Ａに格納された駆動プログラムとＩ／Ｏ１２Ａから
送出された入力信号とをデータバスａ1〜ａ3の間に設け
られたバスコントローラ１７Ａを介して常時読み込みを
行い、該読み込まれた駆動プログラム及び入力信号に基
づいて動作する。このとき、上記Ａ系の回路における演
算処理と同時に、Ｂ系の回路においても同一の演算処理
が同期して行われる（ステップＳ２）。そして、上記Ａ
系及びＢ系の回路から算出されたデータＤ，Ｄは、図１
に示すバス照合回路１３に送出されている。
系コンピュータの動作について図２を参照して説明す
る。まず、図１に示すＡ系の回路にて演算処理を行う
（ステップＳ１）。すなわち、ＣＰＵ１０Ａは、メモリ
１１Ａに格納された駆動プログラムとＩ／Ｏ１２Ａから
送出された入力信号とをデータバスａ1〜ａ3の間に設け
られたバスコントローラ１７Ａを介して常時読み込みを
行い、該読み込まれた駆動プログラム及び入力信号に基
づいて動作する。このとき、上記Ａ系の回路における演
算処理と同時に、Ｂ系の回路においても同一の演算処理
が同期して行われる（ステップＳ２）。そして、上記Ａ
系及びＢ系の回路から算出されたデータＤ，Ｄは、図１
に示すバス照合回路１３に送出されている。
【００１６】そして、上記バス照合回路１３は、上記各
データＤ，Ｄが一致するか否かを比較して判断する（ス
テップＳ３）。まず、上記各データＤ，Ｄの比較結果が
一致していると判断された場合には、上記ステップＳ３
は“Ｙｅｓ”側に進み、図１に示す正常リレードライバ
１４が駆動し（ステップＳ４）、正常リレー１５が接続
される（ステップＳ５）。これにより、上記バス同期２
重系コンピュータが正常に作動している状態と判断され
る。そして、結合子１を介してステップＳ１，Ｓ２に戻
る。上述のステップＳ１〜Ｓ４の動作は、１サイクルず
つ厳密に同期して行われる。これにより、上記バス同期
２重系コンピュータから制御対象への制御出力が継続し
て行われる。
データＤ，Ｄが一致するか否かを比較して判断する（ス
テップＳ３）。まず、上記各データＤ，Ｄの比較結果が
一致していると判断された場合には、上記ステップＳ３
は“Ｙｅｓ”側に進み、図１に示す正常リレードライバ
１４が駆動し（ステップＳ４）、正常リレー１５が接続
される（ステップＳ５）。これにより、上記バス同期２
重系コンピュータが正常に作動している状態と判断され
る。そして、結合子１を介してステップＳ１，Ｓ２に戻
る。上述のステップＳ１〜Ｓ４の動作は、１サイクルず
つ厳密に同期して行われる。これにより、上記バス同期
２重系コンピュータから制御対象への制御出力が継続し
て行われる。
【００１７】ここで、上記バス照合回路１３が上記各デ
ータＤ，Ｄの比較結果が一致していない状態であると判
断した場合には、上記ステップＳ３は“Ｎｏ”側に進
み、図１に示す正常リレードライバ１４が停止し（ステ
ップＳ６）、正常リレー１５が落下する（ステップＳ
７）。これにより、上記バス同期２重系コンピュータの
動作に異常があるとして制御対象への制御出力が停止す
る。また、それと同時に上記不一致データ及びアドレス
がラッチされ、それが図１に示す不一致データラッチ部
１６に記録される（ステップＳ８）。そして、図１に示
すバス照合回路１３が上記Ａ系及びＢ系の回路に設けら
れた２個のバスコントローラ１７Ａ，１７Ｂに割り込
み、バスコントローラ１７Ａ，１７Ｂは、それと同時に
上記ＣＰＵ１０Ａ，１０Ｂに割り込み信号を送出する
（ステップＳ９）。そして、上記ＣＰＵ１０Ａ，１０Ｂ
は、上記検出された不一致データ及びアドレスの履歴を
記憶する（ステップＳ１０）。これにより、上記不一致
データ及びアドレスの履歴を、上記ＣＰＵ１０Ａ，１０
Ｂから読み出して後から参照することができるため、バ
ス同期２重系コンピュータの故障の原因を特定すること
ができ、上記故障の原因を早期に究明することができ
る。
ータＤ，Ｄの比較結果が一致していない状態であると判
断した場合には、上記ステップＳ３は“Ｎｏ”側に進
み、図１に示す正常リレードライバ１４が停止し（ステ
ップＳ６）、正常リレー１５が落下する（ステップＳ
７）。これにより、上記バス同期２重系コンピュータの
動作に異常があるとして制御対象への制御出力が停止す
る。また、それと同時に上記不一致データ及びアドレス
がラッチされ、それが図１に示す不一致データラッチ部
１６に記録される（ステップＳ８）。そして、図１に示
すバス照合回路１３が上記Ａ系及びＢ系の回路に設けら
れた２個のバスコントローラ１７Ａ，１７Ｂに割り込
み、バスコントローラ１７Ａ，１７Ｂは、それと同時に
上記ＣＰＵ１０Ａ，１０Ｂに割り込み信号を送出する
（ステップＳ９）。そして、上記ＣＰＵ１０Ａ，１０Ｂ
は、上記検出された不一致データ及びアドレスの履歴を
記憶する（ステップＳ１０）。これにより、上記不一致
データ及びアドレスの履歴を、上記ＣＰＵ１０Ａ，１０
Ｂから読み出して後から参照することができるため、バ
ス同期２重系コンピュータの故障の原因を特定すること
ができ、上記故障の原因を早期に究明することができ
る。
【００１８】なお、上記正常リレー１５は、上記２個の
Ｉ／Ｏ１２Ａ，１２Ｂの電源に接続されており、上記正
常リレードライバ１４から送出された信号を受けて上記
電源の入切ができるようになっているとしたが、これに
限られず、本発明によるバス同期２重系コンピュータの
基板に設けられた電源に接続して、その入切ができるよ
うにしてもよい。
Ｉ／Ｏ１２Ａ，１２Ｂの電源に接続されており、上記正
常リレードライバ１４から送出された信号を受けて上記
電源の入切ができるようになっているとしたが、これに
限られず、本発明によるバス同期２重系コンピュータの
基板に設けられた電源に接続して、その入切ができるよ
うにしてもよい。
【００１９】また、上記ＣＰＵ１０Ａ，１０Ｂに、書き
換え可能な外部メモリ１８Ａ，１８Ｂを接続し、上記Ｃ
ＰＵ１０Ａ，１０Ｂ内の履歴記憶手段に記憶された不一
致データ及びアドレスを上記外部メモリ１８Ａ，１８Ｂ
に保存できるようにしてもよい。これにより、上記不一
致データ及びアドレスの履歴が外部メモリ１８Ａ，１８
Ｂに保存され、該保存された不一致データ及びアドレス
を参照して上記バス同期２重系回路の故障の原因を早期
に究明することができる。なお、上記外部メモリ１８
Ａ，１８Ｂは、例えば不揮発性の無電源メモリとしても
よい。
換え可能な外部メモリ１８Ａ，１８Ｂを接続し、上記Ｃ
ＰＵ１０Ａ，１０Ｂ内の履歴記憶手段に記憶された不一
致データ及びアドレスを上記外部メモリ１８Ａ，１８Ｂ
に保存できるようにしてもよい。これにより、上記不一
致データ及びアドレスの履歴が外部メモリ１８Ａ，１８
Ｂに保存され、該保存された不一致データ及びアドレス
を参照して上記バス同期２重系回路の故障の原因を早期
に究明することができる。なお、上記外部メモリ１８
Ａ，１８Ｂは、例えば不揮発性の無電源メモリとしても
よい。
【００２０】
【発明の効果】本発明は以上のように構成されたので、
請求項１に係る発明によれば、同一の演算処理を同期し
て行う２個の演算手段から算出された各データの比較結
果が不一致のときの不一致データ及びアドレスをラッチ
し割り込み発生手段によって上記２個の演算手段に割り
込みをかけ、上記ラッチされた不一致データを記録手段
に読み込んで記録し、上記ラッチされた不一致データの
履歴を履歴記憶手段に記憶することができる。これによ
り、上記各データの比較結果が不一致であると判断され
た履歴を、上記履歴記憶手段から読み出し後から参照す
ることができる。したがって、バス同期２重系コンピュ
ータが故障した原因を特定でき、上記故障の原因を早期
に究明することができる。
請求項１に係る発明によれば、同一の演算処理を同期し
て行う２個の演算手段から算出された各データの比較結
果が不一致のときの不一致データ及びアドレスをラッチ
し割り込み発生手段によって上記２個の演算手段に割り
込みをかけ、上記ラッチされた不一致データを記録手段
に読み込んで記録し、上記ラッチされた不一致データの
履歴を履歴記憶手段に記憶することができる。これによ
り、上記各データの比較結果が不一致であると判断され
た履歴を、上記履歴記憶手段から読み出し後から参照す
ることができる。したがって、バス同期２重系コンピュ
ータが故障した原因を特定でき、上記故障の原因を早期
に究明することができる。
【００２１】また、請求項２に係る発明によれば、上記
履歴記憶手段に記憶された不一致データ及びアドレス
は、書き換え可能な外部メモリに保存可能としたもので
あることにより、上記不一致データ及びアドレスの履歴
を書き換え可能な外部メモリに保存することができる。
これにより、上記書き換え可能な外部メモリに保存され
た不一致データ及びアドレスを参照し上記制御システム
の故障の原因を早期に究明することができる。
履歴記憶手段に記憶された不一致データ及びアドレス
は、書き換え可能な外部メモリに保存可能としたもので
あることにより、上記不一致データ及びアドレスの履歴
を書き換え可能な外部メモリに保存することができる。
これにより、上記書き換え可能な外部メモリに保存され
た不一致データ及びアドレスを参照し上記制御システム
の故障の原因を早期に究明することができる。
【図１】 本発明によるバス同期２重系コンピュータの
実施の形態を示すブロック図である。
実施の形態を示すブロック図である。
【図２】 上記のバス同期２重系コンピュータの動作を
説明するフローチャートである。
説明するフローチャートである。
【図３】 従来のクロック同期形２重系回路を示すブロ
ック図である。
ック図である。
１０…ＣＰＵ
１１…メモリ
１２…Ｉ／Ｏ
１３…バス照合回路
１４…正常リレードライバ
１５…正常リレー
１６…不一致データラッチ部
１７…バスコントローラ
１８…外部メモリ
Claims (2)
- 【請求項１】同一の入力情報に対して同一の演算処理を
同期して行う２個の演算手段を有し、この２個の演算手
段から算出された各データを情報比較手段で比較し、そ
の比較結果を用いて動作が正常か否かを判断し、制御対
象に出力するデータをオン、オフ制御するバス同期２重
系コンピュータにおいて、 上記算出された各データの比較結果が不一致のときの不
一致データ及びアドレスをラッチして上記演算手段に割
り込みを発生させる手段と、 上記ラッチされた不一致データを読み込んで記録する手
段と、 上記ラッチされた不一致データの履歴を記憶する手段
と、を備えたことを特徴とするバス同期２重系コンピュ
ータ。 - 【請求項２】上記履歴記憶手段に記憶された不一致デー
タ及びアドレスは、書き換え可能な外部メモリに保存可
能としたことを特徴とする請求項１記載のバス同期２重
系コンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001263287A JP2003076569A (ja) | 2001-08-31 | 2001-08-31 | バス同期２重系コンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001263287A JP2003076569A (ja) | 2001-08-31 | 2001-08-31 | バス同期２重系コンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003076569A true JP2003076569A (ja) | 2003-03-14 |
Family
ID=19090066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001263287A Pending JP2003076569A (ja) | 2001-08-31 | 2001-08-31 | バス同期２重系コンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003076569A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007188367A (ja) * | 2006-01-16 | 2007-07-26 | Meidensha Corp | Ｐｌｃの機能検証方式 |
| US8218840B2 (en) | 2000-10-24 | 2012-07-10 | Intrexon Corporation | Method and device for selectively targeting cells within a three-dimensional specimen |
| US8236521B2 (en) | 2004-03-15 | 2012-08-07 | Intrexon Corporation | Methods for isolating cells based on product secretion |
| US8401263B2 (en) | 1997-03-27 | 2013-03-19 | Intrexon Corporation | Method and apparatus for selectively targeting specific cells within a cell population |
| US8788213B2 (en) | 2009-01-12 | 2014-07-22 | Intrexon Corporation | Laser mediated sectioning and transfer of cell colonies |
-
2001
- 2001-08-31 JP JP2001263287A patent/JP2003076569A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8401263B2 (en) | 1997-03-27 | 2013-03-19 | Intrexon Corporation | Method and apparatus for selectively targeting specific cells within a cell population |
| US8218840B2 (en) | 2000-10-24 | 2012-07-10 | Intrexon Corporation | Method and device for selectively targeting cells within a three-dimensional specimen |
| US8236521B2 (en) | 2004-03-15 | 2012-08-07 | Intrexon Corporation | Methods for isolating cells based on product secretion |
| JP2007188367A (ja) * | 2006-01-16 | 2007-07-26 | Meidensha Corp | Ｐｌｃの機能検証方式 |
| US8788213B2 (en) | 2009-01-12 | 2014-07-22 | Intrexon Corporation | Laser mediated sectioning and transfer of cell colonies |
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