JPH09232943A - フィールドプログラマブルゲートアレイ起動検出 システム - Google Patents
フィールドプログラマブルゲートアレイ起動検出 システムInfo
- Publication number
- JPH09232943A JPH09232943A JP8038200A JP3820096A JPH09232943A JP H09232943 A JPH09232943 A JP H09232943A JP 8038200 A JP8038200 A JP 8038200A JP 3820096 A JP3820096 A JP 3820096A JP H09232943 A JPH09232943 A JP H09232943A
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- JP
- Japan
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- field programmable
- programmable gate
- gate array
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- circuit
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- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】電源投入時に外部から読み込んだ論理回路情報
により集積回路内部のゲートの接続が行われるタイプの
フィールドプログラマブルゲートアレイの起動確認を可
能とする。 【解決手段】論理回路をブロックに分け起動時に各ブロ
ック１００〜１０３ごとに任意の起動確認データ（Ｄ０
〜Ｄ３）を内部レジスタ１１０〜１１３に設定し、内部
レジスタの内容を出力する出力端子（起動確認端子１２
０〜１２３）を持つように作られた論理回路情報を外部
メモリ３０からフィールドプログラマブルゲートアレイ
１０に供給し回路を実現する。ＣＰＵ２０は当該起動確
認データを認識し起動確認回路４０へ送出する。起動確
認回路４０は、起動確認端子１２０〜１２３の出力デー
タ（ｄ０〜ｄ３）とＣＰＵからのデータ（Ｄ０〜Ｄ３）
とを起動確認回路１４０で照合し、誤り（不一致）を検
出するとＣＰＵに通知する。
により集積回路内部のゲートの接続が行われるタイプの
フィールドプログラマブルゲートアレイの起動確認を可
能とする。 【解決手段】論理回路をブロックに分け起動時に各ブロ
ック１００〜１０３ごとに任意の起動確認データ（Ｄ０
〜Ｄ３）を内部レジスタ１１０〜１１３に設定し、内部
レジスタの内容を出力する出力端子（起動確認端子１２
０〜１２３）を持つように作られた論理回路情報を外部
メモリ３０からフィールドプログラマブルゲートアレイ
１０に供給し回路を実現する。ＣＰＵ２０は当該起動確
認データを認識し起動確認回路４０へ送出する。起動確
認回路４０は、起動確認端子１２０〜１２３の出力デー
タ（ｄ０〜ｄ３）とＣＰＵからのデータ（Ｄ０〜Ｄ３）
とを起動確認回路１４０で照合し、誤り（不一致）を検
出するとＣＰＵに通知する。
Description
【０００１】
【発明の属する技術分野】本発明はフィールドプログラ
マブルゲートアレイ起動検出システムに関し、特に電源
投入時にその都度、論理回路情報を外部メモリから読み
込み、読み込まれた論理回路情報により集積回路内部の
ゲートの接続が行われるタイプのフィールドプログラマ
ブルゲートアレイの起動検出システムに関する。
マブルゲートアレイ起動検出システムに関し、特に電源
投入時にその都度、論理回路情報を外部メモリから読み
込み、読み込まれた論理回路情報により集積回路内部の
ゲートの接続が行われるタイプのフィールドプログラマ
ブルゲートアレイの起動検出システムに関する。
【０００２】
【従来の技術】従来、フィールドプログラマブルゲート
アレイにおいて、動作を確認するために、内部のノード
位置をアドレス指定するノード指定手段と、アドレス指
定されたノード位置の信号状態を外部から指定されたタ
イミングで外部に読み出す信号状態読み出し手段とを備
え、所望のノードの信号状態を、所望のタイミングでフ
ィールドプログラマブルゲートアレイ外部からモニタす
るものがある（特開平５−１３５１３１号公報参照）。
アレイにおいて、動作を確認するために、内部のノード
位置をアドレス指定するノード指定手段と、アドレス指
定されたノード位置の信号状態を外部から指定されたタ
イミングで外部に読み出す信号状態読み出し手段とを備
え、所望のノードの信号状態を、所望のタイミングでフ
ィールドプログラマブルゲートアレイ外部からモニタす
るものがある（特開平５−１３５１３１号公報参照）。
【０００３】
【発明が解決しようとする課題】この従来のフィールド
プログラマブルゲートアレイの確認手段では、プログラ
ムされた論理回路の動作中にフィールドプログラマブル
ゲートアレイ内部のノードの信号状態をモニタすること
ができるだけであり、電源投入時にその都度、論理回路
情報を外部メモリから読み込み、読み込まれた論理回路
情報により集積回路内部のゲートの接続が行われるタイ
プのフィールドプログロマブルゲートアレイの起動確認
を行うことができない。すなわち、従来の技術は論理回
路のデバッグ能率を向上させることを目的としており、
また初期のフィールドプログラマブルゲートアレイは、
論理回路情報が集積回路内部にプログラムされており、
電源投入時にその都度、集積回路内部のゲートの接続が
行われることは無いため起動確認の必要が無かったた
め、電源投入時ごとに読み込んだ論理回路情報により集
積回路内部のゲートの接続を行うタイプのフィールドプ
ログロマブルゲートアレイの起動確認を考慮していなか
った。
プログラマブルゲートアレイの確認手段では、プログラ
ムされた論理回路の動作中にフィールドプログラマブル
ゲートアレイ内部のノードの信号状態をモニタすること
ができるだけであり、電源投入時にその都度、論理回路
情報を外部メモリから読み込み、読み込まれた論理回路
情報により集積回路内部のゲートの接続が行われるタイ
プのフィールドプログロマブルゲートアレイの起動確認
を行うことができない。すなわち、従来の技術は論理回
路のデバッグ能率を向上させることを目的としており、
また初期のフィールドプログラマブルゲートアレイは、
論理回路情報が集積回路内部にプログラムされており、
電源投入時にその都度、集積回路内部のゲートの接続が
行われることは無いため起動確認の必要が無かったた
め、電源投入時ごとに読み込んだ論理回路情報により集
積回路内部のゲートの接続を行うタイプのフィールドプ
ログロマブルゲートアレイの起動確認を考慮していなか
った。
【０００４】したがって本発明の目的は、電源投入時に
その都度、論理回路情報を外部メモリから読み込み、読
み込まれた論理回路情報により集積回路内部のゲートの
接続が行われるタイプのフィールドプログラマブルゲー
トアレイの起動状況を検出するフィールドプログラマブ
ルゲートアレイ起動検出システムを提供することにあ
る。
その都度、論理回路情報を外部メモリから読み込み、読
み込まれた論理回路情報により集積回路内部のゲートの
接続が行われるタイプのフィールドプログラマブルゲー
トアレイの起動状況を検出するフィールドプログラマブ
ルゲートアレイ起動検出システムを提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明のフィールドプロ
グラマブルゲートアレイ起動検出システムは、電源投入
時ごとに外部から読み込んだ論理回路情報に基づいて内
蔵する集積回路内部のゲートの接続を行うタイプのフィ
ールドプログラマブルゲートアレイを有するシステムに
おいて、前記論理回路情報として、論理回路を複数のブ
ロックに分けフィールドプログラマブルゲートアレイ起
動時に前記各ブロックごとに任意の起動確認データを内
部レジスタに設定し当該内部レジスタの内容を外部に出
力する起動確認端子を持つように作成された論理回路情
報を前記フィールドプログラマブルゲートアレイに供給
し、前記フィールドプログラマブルゲートアレイの起動
時に前記起動確認端子からの出力データと前記論理回路
情報として設定された前記任意の起動確認データとの照
合結果に基づいて前記フィールドプログラマブルゲート
アレイの異常を検出する構成である。
グラマブルゲートアレイ起動検出システムは、電源投入
時ごとに外部から読み込んだ論理回路情報に基づいて内
蔵する集積回路内部のゲートの接続を行うタイプのフィ
ールドプログラマブルゲートアレイを有するシステムに
おいて、前記論理回路情報として、論理回路を複数のブ
ロックに分けフィールドプログラマブルゲートアレイ起
動時に前記各ブロックごとに任意の起動確認データを内
部レジスタに設定し当該内部レジスタの内容を外部に出
力する起動確認端子を持つように作成された論理回路情
報を前記フィールドプログラマブルゲートアレイに供給
し、前記フィールドプログラマブルゲートアレイの起動
時に前記起動確認端子からの出力データと前記論理回路
情報として設定された前記任意の起動確認データとの照
合結果に基づいて前記フィールドプログラマブルゲート
アレイの異常を検出する構成である。
【０００６】より具体的には、論理回路を複数のブロッ
クに分けフィールドプログラマブルゲートアレイ起動時
に前記各ブロックごとに任意の起動確認データを内部レ
ジスタに設定し当該内部レジスタの内容を外部に出力す
る起動確認端子を持つように作成された論理回路情報が
実現されたフィールドプログラマブルゲートアレイと、
前記論理回路情報として設定が指定された前記各ブロッ
クごとの前記任意の起動確認データをあらかじめ認識し
たＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕ
ｎｉｔ）と、前記フィールドプログラマブルゲートアレ
イの前記起動確認端子の出力データと前記ＣＰＵが認識
している前記起動確認データとを照合し一致，不一致に
応じて前記フィールドプログラマブルゲートアレイの正
常，異常を判定する起動確認回路とを有する。
クに分けフィールドプログラマブルゲートアレイ起動時
に前記各ブロックごとに任意の起動確認データを内部レ
ジスタに設定し当該内部レジスタの内容を外部に出力す
る起動確認端子を持つように作成された論理回路情報が
実現されたフィールドプログラマブルゲートアレイと、
前記論理回路情報として設定が指定された前記各ブロッ
クごとの前記任意の起動確認データをあらかじめ認識し
たＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕ
ｎｉｔ）と、前記フィールドプログラマブルゲートアレ
イの前記起動確認端子の出力データと前記ＣＰＵが認識
している前記起動確認データとを照合し一致，不一致に
応じて前記フィールドプログラマブルゲートアレイの正
常，異常を判定する起動確認回路とを有する。
【０００７】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の一実施の形態を示す。図
１において、フィールドプログラマブルゲートアレイ１
０は電源投入時に論理回路情報を外部メモリから読み込
み、読み込まれた論理回路情報により集積回路内部のゲ
ートの接続が行われるタイプを示し、フィールドプログ
ラマブルゲートアレイ１０の論理回路情報を保持してい
る外部メモリ３０と、フィールドプログラマブルゲート
アレイ１０が正常に起動した事を確認する起動確認回路
４０と、メモリ回路及び周辺回路（ともに図示せず）を
有しプログラム制御によりデータ処理を行い上記各部を
制御するＣＰＵ２０とに接続されている。フィールドプ
ログラマブルゲートアレイ１０は、信号線２１を通して
ＣＰＵ２０から起動制御信号ＳＳを受け、外部メモリ３
０の論理回路情報を外部バス３１を使って読み込む制御
を行う制御回路１１と、制御回路１１の制御により読み
込んだ論理回路情報に従って論理回路が実現される回路
領域１２とを備えている。回路領域１２は、複数（例え
ば、４つ）の主要な論理回路１００〜１０３と、各論理
回路１００〜１０３ごとにあらかじめ指定された任意の
データ（起動確認データ）をそれぞれ設定する内部レジ
スタ１１０〜１１３と、各内部レジスタ１１０〜１１３
のデータがそれぞれ出力される起動確認端子１２０〜１
２３を持つような論理回路情報が与えられ、そのような
回路が実現される。
して説明する。図１は本発明の一実施の形態を示す。図
１において、フィールドプログラマブルゲートアレイ１
０は電源投入時に論理回路情報を外部メモリから読み込
み、読み込まれた論理回路情報により集積回路内部のゲ
ートの接続が行われるタイプを示し、フィールドプログ
ラマブルゲートアレイ１０の論理回路情報を保持してい
る外部メモリ３０と、フィールドプログラマブルゲート
アレイ１０が正常に起動した事を確認する起動確認回路
４０と、メモリ回路及び周辺回路（ともに図示せず）を
有しプログラム制御によりデータ処理を行い上記各部を
制御するＣＰＵ２０とに接続されている。フィールドプ
ログラマブルゲートアレイ１０は、信号線２１を通して
ＣＰＵ２０から起動制御信号ＳＳを受け、外部メモリ３
０の論理回路情報を外部バス３１を使って読み込む制御
を行う制御回路１１と、制御回路１１の制御により読み
込んだ論理回路情報に従って論理回路が実現される回路
領域１２とを備えている。回路領域１２は、複数（例え
ば、４つ）の主要な論理回路１００〜１０３と、各論理
回路１００〜１０３ごとにあらかじめ指定された任意の
データ（起動確認データ）をそれぞれ設定する内部レジ
スタ１１０〜１１３と、各内部レジスタ１１０〜１１３
のデータがそれぞれ出力される起動確認端子１２０〜１
２３を持つような論理回路情報が与えられ、そのような
回路が実現される。
【０００８】ＣＰＵ２０は、図示していないメモリ回路
にフィールドプログラマブルゲートアレイ１０の起動確
認データ（本例では４ビットデータ、Ｄ０，Ｄ１，Ｄ
２，Ｄ３）を保持し、この起動確認データをＣＰＵバス
２２を通して起動確認回路４０に書き込む。起動確認回
路４０は、ＣＰＵ２０から受信した起動確認データをラ
ッチするラッチ回路１３０と、その起動確認データ（Ｄ
０，Ｄ１，Ｄ２，Ｄ３）とフィールドプログラマブルゲ
ートアレイ１０の起動確認端子１２０〜１２３から出力
されるデータ（本例では４ビットデータ、ｄ０，ｄ１，
ｄ２，ｄ３）とを照合し、誤り（不一致）を検出する誤
り検出回路１４０とを有する。誤り検出回路１４０は誤
りを検出すると、信号線４１を通してＣＰＵ２０に起動
誤り信号ＳＥを送出し誤り検出結果を報告する。
にフィールドプログラマブルゲートアレイ１０の起動確
認データ（本例では４ビットデータ、Ｄ０，Ｄ１，Ｄ
２，Ｄ３）を保持し、この起動確認データをＣＰＵバス
２２を通して起動確認回路４０に書き込む。起動確認回
路４０は、ＣＰＵ２０から受信した起動確認データをラ
ッチするラッチ回路１３０と、その起動確認データ（Ｄ
０，Ｄ１，Ｄ２，Ｄ３）とフィールドプログラマブルゲ
ートアレイ１０の起動確認端子１２０〜１２３から出力
されるデータ（本例では４ビットデータ、ｄ０，ｄ１，
ｄ２，ｄ３）とを照合し、誤り（不一致）を検出する誤
り検出回路１４０とを有する。誤り検出回路１４０は誤
りを検出すると、信号線４１を通してＣＰＵ２０に起動
誤り信号ＳＥを送出し誤り検出結果を報告する。
【０００９】次に、本発明の実施の形態例の動作につい
て説明する。図１において、電源投入時にＣＰＵ２０が
起動し、ＣＰＵ２０は信号線２１上の起動制御信号ＳＳ
を制御しフィールドプログラマブルゲートアレイ１０の
内部に組み込まれている制御回路１１を起動させ、外部
メモリ３０から論理回路情報を外部バス３１を使ってフ
ィールドプログラマブルゲートアレイ１０に読み込ませ
る。フィールドプログラマブルゲートアレイ１０は、読
み込まれた論理回路情報により内部の回路領域１２のゲ
ートの接続を行う。フィールドプログラマブルゲートア
レイ１０の内部の回路領域１２に読み込まれた論理回路
情報は、複数の主要な論理回路１００〜１０３に分けて
作られており、各々内部レジスタ１１０〜１１３を用意
している。各内部レジスタ１１０〜１１３にはそれぞれ
設定されるべき任意の起動確認データ（Ｄ０，Ｄ１，Ｄ
２，Ｄ３）が有り、フィールドプログラマブルゲートア
レイ１０の論理回路が正常に接続されていれば起動時に
書き込まれるように構成されている。また、同じく起動
時に各内部レジスタ１１０〜１１３の設定データをそれ
ぞれ起動確認端子１２０〜１２３に出力する。ＣＰＵ２
０は、予め認識している起動確認データをＣＰＵバス２
２を使ってラッチ回路１３０に書き込む。起動確認回路
４０では、ラッチされている起動確認データ及び起動確
認端子１２０〜１２３の出力データを使って誤り検出回
路１４０にて確認し、誤りがあるとは起動誤り信号ＳＥ
を使ってＣＰＵ２０に知らせる。すなわち、ラッチされ
ている起動確認データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）と出
力データ（ｄ０，ｄ１，ｄ２，ｄ３）とで全ビットが一
致（Ｄ０＝ｄ０，Ｄ１＝ｄ１，Ｄ２＝ｄ２，Ｄ３＝ｄ
３）すれば正常、１ビットでも不一致（Ｄ０≠ｄ０，Ｄ
１≠ｄ１，Ｄ２≠ｄ２，Ｄ３≠ｄ３のいずれか）ならば
異常と判定する。
て説明する。図１において、電源投入時にＣＰＵ２０が
起動し、ＣＰＵ２０は信号線２１上の起動制御信号ＳＳ
を制御しフィールドプログラマブルゲートアレイ１０の
内部に組み込まれている制御回路１１を起動させ、外部
メモリ３０から論理回路情報を外部バス３１を使ってフ
ィールドプログラマブルゲートアレイ１０に読み込ませ
る。フィールドプログラマブルゲートアレイ１０は、読
み込まれた論理回路情報により内部の回路領域１２のゲ
ートの接続を行う。フィールドプログラマブルゲートア
レイ１０の内部の回路領域１２に読み込まれた論理回路
情報は、複数の主要な論理回路１００〜１０３に分けて
作られており、各々内部レジスタ１１０〜１１３を用意
している。各内部レジスタ１１０〜１１３にはそれぞれ
設定されるべき任意の起動確認データ（Ｄ０，Ｄ１，Ｄ
２，Ｄ３）が有り、フィールドプログラマブルゲートア
レイ１０の論理回路が正常に接続されていれば起動時に
書き込まれるように構成されている。また、同じく起動
時に各内部レジスタ１１０〜１１３の設定データをそれ
ぞれ起動確認端子１２０〜１２３に出力する。ＣＰＵ２
０は、予め認識している起動確認データをＣＰＵバス２
２を使ってラッチ回路１３０に書き込む。起動確認回路
４０では、ラッチされている起動確認データ及び起動確
認端子１２０〜１２３の出力データを使って誤り検出回
路１４０にて確認し、誤りがあるとは起動誤り信号ＳＥ
を使ってＣＰＵ２０に知らせる。すなわち、ラッチされ
ている起動確認データ（Ｄ０，Ｄ１，Ｄ２，Ｄ３）と出
力データ（ｄ０，ｄ１，ｄ２，ｄ３）とで全ビットが一
致（Ｄ０＝ｄ０，Ｄ１＝ｄ１，Ｄ２＝ｄ２，Ｄ３＝ｄ
３）すれば正常、１ビットでも不一致（Ｄ０≠ｄ０，Ｄ
１≠ｄ１，Ｄ２≠ｄ２，Ｄ３≠ｄ３のいずれか）ならば
異常と判定する。
【００１０】
【発明の効果】本発明によれば、ＣＰＵ等によるシステ
ムの初期処理において、フィールドプログラマブルゲー
トアレイの起動を確認できる。これにより、フィールド
プログラマブルゲートアレイ未起動でＣＰＵシステムを
起動させることが無くなり、フィールドプログラマブル
ゲートアレイが起動していなければフィールドプログラ
マブルゲートアレイをリセットし再起動させる復旧処理
を用意することもできる。また、読み込んだ論理回路情
報により集積回路のゲートの接続が行われた時、論理回
路のブロック毎に設けられた起動確認端子に出力された
データを起動確認回路によって確認するので、フィール
ドプログラマブルゲートアレイが正常に起動したかどう
かを、論理回路のブロック毎に判断できる。
ムの初期処理において、フィールドプログラマブルゲー
トアレイの起動を確認できる。これにより、フィールド
プログラマブルゲートアレイ未起動でＣＰＵシステムを
起動させることが無くなり、フィールドプログラマブル
ゲートアレイが起動していなければフィールドプログラ
マブルゲートアレイをリセットし再起動させる復旧処理
を用意することもできる。また、読み込んだ論理回路情
報により集積回路のゲートの接続が行われた時、論理回
路のブロック毎に設けられた起動確認端子に出力された
データを起動確認回路によって確認するので、フィール
ドプログラマブルゲートアレイが正常に起動したかどう
かを、論理回路のブロック毎に判断できる。
【図１】本発明の一実施の形態を示すブロック構成図で
ある。
ある。
１０ フィールドプログラマブルゲートアレイ １１ 制御回路 １２ 回路領域 ２０ ＣＰＵ ２２ ＣＰＵバス ３０ 外部メモリ ３１ 外部バス ４０ 起動確認回路 １００〜１０３ 論理回路 １１０〜１１３ 内部レジスタ １２０〜１２３ 起動確認端子 １３０ 起動データラッチ回路 １４０ 誤り検出回路
Claims (2)
- 【請求項１】 電源投入時ごとに外部から読み込んだ論
理回路情報に基づいて内蔵する集積回路内部のゲートの
接続を行うタイプのフィールドプログラマブルゲートア
レイを有するシステムにおいて、 前記論理回路情報として、論理回路を複数のブロックに
分けフィールドプログラマブルゲートアレイ起動時に前
記各ブロックごとに任意の起動確認データを内部レジス
タに設定し当該内部レジスタの内容を外部に出力する起
動確認端子を持つように作成された論理回路情報を前記
フィールドプログラマブルゲートアレイに供給し、前記
フィールドプログラマブルゲートアレイの起動時に前記
起動確認端子からの出力データと前記論理回路情報とし
て設定された前記任意の起動確認データとの照合結果に
基づいて前記フィールドプログラマブルゲートアレイの
異常を検出することを特徴とするフィールドプログラマ
ブルゲートアレイ起動検出システム。 - 【請求項２】 論理回路を複数のブロックに分けフィー
ルドプログラマブルゲートアレイ起動時に前記各ブロッ
クごとに任意の起動確認データを内部レジスタに設定し
当該内部レジスタの内容を外部に出力する起動確認端子
を持つように作成された論理回路情報が実現されたフィ
ールドプログラマブルゲートアレイと、前記論理回路情
報として設定が指定された前記各ブロックごとの前記任
意の起動確認データをあらかじめ認識したＣＰＵと、前
記フィールドプログラマブルゲートアレイの前記起動確
認端子の出力データと前記ＣＰＵが認識している前記起
動確認データとを照合し一致，不一致に応じて前記フィ
ールドプログラマブルゲートアレイの正常，異常を判定
する起動確認回路とを有することを特徴とする請求項１
記載のフィールドプログラマブルゲートアレイ起動検出
システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8038200A JP2752947B2 (ja) | 1996-02-26 | 1996-02-26 | フィールドプログラマブルゲートアレイ起動検出システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8038200A JP2752947B2 (ja) | 1996-02-26 | 1996-02-26 | フィールドプログラマブルゲートアレイ起動検出システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09232943A true JPH09232943A (ja) | 1997-09-05 |
| JP2752947B2 JP2752947B2 (ja) | 1998-05-18 |
Family
ID=12518715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8038200A Expired - Fee Related JP2752947B2 (ja) | 1996-02-26 | 1996-02-26 | フィールドプログラマブルゲートアレイ起動検出システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752947B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007052602A (ja) * | 2005-08-17 | 2007-03-01 | Fujitsu Ltd | 初期化回路を自動構築するリコンフィグ可能な集積回路装置 |
| JP2011216008A (ja) * | 2010-04-01 | 2011-10-27 | Kyocera Mita Corp | 不正書き換え検出回路、画像形成装置 |
-
1996
- 1996-02-26 JP JP8038200A patent/JP2752947B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007052602A (ja) * | 2005-08-17 | 2007-03-01 | Fujitsu Ltd | 初期化回路を自動構築するリコンフィグ可能な集積回路装置 |
| JP4675714B2 (ja) * | 2005-08-17 | 2011-04-27 | 富士通セミコンダクター株式会社 | 初期化回路を自動構築するリコンフィグ可能な集積回路装置 |
| JP2011216008A (ja) * | 2010-04-01 | 2011-10-27 | Kyocera Mita Corp | 不正書き換え検出回路、画像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2752947B2 (ja) | 1998-05-18 |
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