JPH06202961A - メモリテスト機能内蔵のマイクロコンピュータ - Google Patents
メモリテスト機能内蔵のマイクロコンピュータInfo
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- JPH06202961A JPH06202961A JP5016761A JP1676193A JPH06202961A JP H06202961 A JPH06202961 A JP H06202961A JP 5016761 A JP5016761 A JP 5016761A JP 1676193 A JP1676193 A JP 1676193A JP H06202961 A JPH06202961 A JP H06202961A
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Abstract
(57)【要約】
【目的】 メモリを内蔵したワンチップマイクロコンピ
ュータにおいて、ブランク不良品と判断メモリを救済す
る。 【構成】 ＣＰＵ１は、メモリテスト機能部７の指示に
従って、メモリ部１０を検査（ブランクチェック）す
る。そして、メモリテスト機能部７はこのブランクチェ
ックの結果、ブランクエラーが検出されれば、その時の
アドレスをラッチし、そのアドレスを冗長回路制御部８
に伝えるとともに、この冗長回路制御部８に冗長回路９
への切り換えを指示する。冗長回路９は、メモリ部１０
のそのアドレスの示す記憶領域を再検査する。
ュータにおいて、ブランク不良品と判断メモリを救済す
る。 【構成】 ＣＰＵ１は、メモリテスト機能部７の指示に
従って、メモリ部１０を検査（ブランクチェック）す
る。そして、メモリテスト機能部７はこのブランクチェ
ックの結果、ブランクエラーが検出されれば、その時の
アドレスをラッチし、そのアドレスを冗長回路制御部８
に伝えるとともに、この冗長回路制御部８に冗長回路９
への切り換えを指示する。冗長回路９は、メモリ部１０
のそのアドレスの示す記憶領域を再検査する。
Description
【０００１】
【産業上の利用分野】この発明は、ＥＰＲＯＭ等の不揮
発性メモリを内蔵したワンチップマイコンにおいて、メ
モリテスト機能を備えることにより、そのメモリ内の不
良ビットを検出し、不良ビットを検出した場合に、冗長
回路に切り換えて再検査をするメモリテスト機能内蔵の
マイクロコンピュータに関するものである。
発性メモリを内蔵したワンチップマイコンにおいて、メ
モリテスト機能を備えることにより、そのメモリ内の不
良ビットを検出し、不良ビットを検出した場合に、冗長
回路に切り換えて再検査をするメモリテスト機能内蔵の
マイクロコンピュータに関するものである。
【０００２】
【従来の技術】図５は従来のＥＰＲＯＭ等の不揮発性メ
モリを内蔵したシリコンチップからなるワンチップマイ
クロコンピュータのブロック図である。図５において、
１はＣＰＵ（中央演算処理装置）、１０はメモリ部、１
２はアドレス端子、１３はデータ端子、１４は制御端子
（ＴＭ１）、１５は制御端子（ＴＭ２）、１６は内部バ
ス、４０はワンチップマイクロコンピュータである。Ｃ
ＰＵ１は、内部バス１６によりＥＰＲＯＭ等の不揮発性
メモリで構成されたメモリ部１０に接続されている。ま
たＣＰＵ１とメモリ部１０はワンチップマイクロコンピ
ュータ４０内に収納されている。メモリ部１０には、ア
ドレスバス１２Ａを介してワンチップマイクロコンピュ
ータ４０の外部にアドレス端子１２が接続され、同様に
して、データバス１３Ａを介してデータ端子１３が接続
され、制御線１４Ａを介して制御端子（ＴＭ１）が接続
され、制御線１５Ａを介して制御端子（ＴＭ２）が接続
されている。
モリを内蔵したシリコンチップからなるワンチップマイ
クロコンピュータのブロック図である。図５において、
１はＣＰＵ（中央演算処理装置）、１０はメモリ部、１
２はアドレス端子、１３はデータ端子、１４は制御端子
（ＴＭ１）、１５は制御端子（ＴＭ２）、１６は内部バ
ス、４０はワンチップマイクロコンピュータである。Ｃ
ＰＵ１は、内部バス１６によりＥＰＲＯＭ等の不揮発性
メモリで構成されたメモリ部１０に接続されている。ま
たＣＰＵ１とメモリ部１０はワンチップマイクロコンピ
ュータ４０内に収納されている。メモリ部１０には、ア
ドレスバス１２Ａを介してワンチップマイクロコンピュ
ータ４０の外部にアドレス端子１２が接続され、同様に
して、データバス１３Ａを介してデータ端子１３が接続
され、制御線１４Ａを介して制御端子（ＴＭ１）が接続
され、制御線１５Ａを介して制御端子（ＴＭ２）が接続
されている。
【０００３】次にこの従来例の動作について説明する。
図６はメモリ部にデータを書き込む場合の動作を示すフ
ローチャートを示しており、図７はこのときのタイミン
グチャートを示している。ワンチップマイクロコンピュ
ータ４０のメモリ部１０にデータを書き込む場合、図示
しないＥＰＲＯＭライターをワンチップマイクロコンピ
ュータに接続する。このとき、メモリ部１０とＥＰＲＯ
Ｍライターとは、アドレス端子１２、データ端子１３、
制御端子（ＴＭ１）１４、制御端子（ＴＭ２）１５を介
して接続される。そして、図７（ｅ），（ｆ）に示すよ
うに、ＥＰＲＯＭライターは、例えば”Ｌ”レベルの信
号をワンチップマイクロコンピュータ４０の制御端子
（ＴＭ１）１４と制御端子（ＴＭ２）１５に出力する。
この状態で、ＥＰＲＯＭライターのアドレス端子１２か
ら図６（ａ）に示すようにメモリの先頭アドレスをワン
チップマイクロコンピュータ４０のアドレス端子１２に
出力すると（ステップＳ３０）、図６（ｂ）に示すよう
に、ワンチップマイクロコンピュータのデータ端子１３
からＥＰＲＯＭライターのデータ端子にアドレス値に対
応したデータを出力する（ステップＳ３１）。ＥＰＲＯ
Ｍライターは受け取ったデータとメモリにデータが書き
込まれていない時のデータ（例えば”ＦＦ”）を比較
し、メモリ部１０にデータが書き込まれていないブラン
クの状態かデータが書き込まれていない状態かを判断す
る（ステップＳ３２）。ＥＰＲＯＭライターがブランク
であると判断すると、アドレス値を＋１加算する（ステ
ップＳ３３）。そして、アドレス値がメモリの最終番地
であるかどうかを判断し（ステップＳ３４）、最終番地
でない場合は（ＹＥＳ）、ステップＳ２０からの動作を
繰り返し行うが、最終番地の場合は上記動作を行わず、
図６（ｅ）、（ｆ）に示すタイミングでメモリの先頭ア
ドレスから最終アドレスまでデータの書き込みを行う
（ステップＳ３５）。一方、ＥＰＲＯＭライターがブラ
ンクでないと判断した場合、ブランクチェックを中止し
（ステップＳ３２でＮＯ）、メモリへのデータの書き込
みを行わない。
図６はメモリ部にデータを書き込む場合の動作を示すフ
ローチャートを示しており、図７はこのときのタイミン
グチャートを示している。ワンチップマイクロコンピュ
ータ４０のメモリ部１０にデータを書き込む場合、図示
しないＥＰＲＯＭライターをワンチップマイクロコンピ
ュータに接続する。このとき、メモリ部１０とＥＰＲＯ
Ｍライターとは、アドレス端子１２、データ端子１３、
制御端子（ＴＭ１）１４、制御端子（ＴＭ２）１５を介
して接続される。そして、図７（ｅ），（ｆ）に示すよ
うに、ＥＰＲＯＭライターは、例えば”Ｌ”レベルの信
号をワンチップマイクロコンピュータ４０の制御端子
（ＴＭ１）１４と制御端子（ＴＭ２）１５に出力する。
この状態で、ＥＰＲＯＭライターのアドレス端子１２か
ら図６（ａ）に示すようにメモリの先頭アドレスをワン
チップマイクロコンピュータ４０のアドレス端子１２に
出力すると（ステップＳ３０）、図６（ｂ）に示すよう
に、ワンチップマイクロコンピュータのデータ端子１３
からＥＰＲＯＭライターのデータ端子にアドレス値に対
応したデータを出力する（ステップＳ３１）。ＥＰＲＯ
Ｍライターは受け取ったデータとメモリにデータが書き
込まれていない時のデータ（例えば”ＦＦ”）を比較
し、メモリ部１０にデータが書き込まれていないブラン
クの状態かデータが書き込まれていない状態かを判断す
る（ステップＳ３２）。ＥＰＲＯＭライターがブランク
であると判断すると、アドレス値を＋１加算する（ステ
ップＳ３３）。そして、アドレス値がメモリの最終番地
であるかどうかを判断し（ステップＳ３４）、最終番地
でない場合は（ＹＥＳ）、ステップＳ２０からの動作を
繰り返し行うが、最終番地の場合は上記動作を行わず、
図６（ｅ）、（ｆ）に示すタイミングでメモリの先頭ア
ドレスから最終アドレスまでデータの書き込みを行う
（ステップＳ３５）。一方、ＥＰＲＯＭライターがブラ
ンクでないと判断した場合、ブランクチェックを中止し
（ステップＳ３２でＮＯ）、メモリへのデータの書き込
みを行わない。
【０００４】
【発明が解決しようとする課題】従来のＥＰＲＯＭ等の
不揮発性メモリを内蔵したワンチップマイクロコンピュ
ータは、以上のように構成されているので、メモリのブ
ランクチェックにおいて、ブランクエラーになるとメモ
リへのデータの書き込みが再度行われないため、そのワ
ンチップマイクロコンピュータが不良品として判断され
る。このため、メモリに異常がなくても、データの書き
込みミスによりメモリが不良品と判断され、マイクロコ
ンピュータの不良品率が高くなるという問題があった。
不揮発性メモリを内蔵したワンチップマイクロコンピュ
ータは、以上のように構成されているので、メモリのブ
ランクチェックにおいて、ブランクエラーになるとメモ
リへのデータの書き込みが再度行われないため、そのワ
ンチップマイクロコンピュータが不良品として判断され
る。このため、メモリに異常がなくても、データの書き
込みミスによりメモリが不良品と判断され、マイクロコ
ンピュータの不良品率が高くなるという問題があった。
【０００５】この発明は、上記のような問題点を解消す
るためになされたもので、ブランクエラーによる不良品
を低減するとともに、ブランクエラーで検出された不良
品を救済できるメモリテスト機能内蔵のマイクロコンピ
ュータを提供することを目的とする。
るためになされたもので、ブランクエラーによる不良品
を低減するとともに、ブランクエラーで検出された不良
品を救済できるメモリテスト機能内蔵のマイクロコンピ
ュータを提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るメモリテ
スト機能内蔵のマイクロコンピュータは、図１で示すよ
うに、メモリを備えるマイクロコンピュータにおいて、
上記メモリのそれぞれのアドレスが示す記憶領域に対し
て所定のデータが書込まれているか否かを判断し、所定
のデータが書込まれていれば正常と判断して次のアドレ
スが示す記憶領域を検査し、上記データが書込まれてい
なければ異常と判断し、次の検査を中断し、この記憶領
域のアドレスを保持しておくメモリテスト手段（メモリ
テスト機能部７）と、このメモリテスト手段で異常と判
断された時の上記アドレスが示す記憶領域に対して再検
査を行い、正常であれば上記メモリテスト手段による検
査を続行させ、異常であれば上記メモリを不良と判断す
る冗長手段（冗長回路９等）とを備えるようにした。
スト機能内蔵のマイクロコンピュータは、図１で示すよ
うに、メモリを備えるマイクロコンピュータにおいて、
上記メモリのそれぞれのアドレスが示す記憶領域に対し
て所定のデータが書込まれているか否かを判断し、所定
のデータが書込まれていれば正常と判断して次のアドレ
スが示す記憶領域を検査し、上記データが書込まれてい
なければ異常と判断し、次の検査を中断し、この記憶領
域のアドレスを保持しておくメモリテスト手段（メモリ
テスト機能部７）と、このメモリテスト手段で異常と判
断された時の上記アドレスが示す記憶領域に対して再検
査を行い、正常であれば上記メモリテスト手段による検
査を続行させ、異常であれば上記メモリを不良と判断す
る冗長手段（冗長回路９等）とを備えるようにした。
【０００７】
【作用】この発明によるメモリテスト機能内蔵のマイク
ロコンピュータは、まず、メモリテスト手段（メモリテ
スト機能部７）により、マイクロコンピュータ内のメモ
リのそれぞれのアドレスが示す記憶領域に対して所定の
データが書込まれているか否かを判断する。この結果、
所定のデータが書込まれていれば正常と判断して次のア
ドレスが示す記憶領域を検査し、上記データが書込まれ
ていなければ異常と判断し、次の検査を中断して、この
記憶領域のアドレスを保持する。次に、冗長手段によ
り、このメモリテスト手段で異常と判断された時の上記
アドレスが示す記憶領域に対して再検査を行い、正常で
あれば上記メモリテスト手段による検査を続行させ、異
常であれば上記メモリを不良と判断する。このように、
異常と判断されたメモリの記憶領域に対して、再度検査
を行って、ブランクエラーで検出されたメモリの不良品
を救済する。
ロコンピュータは、まず、メモリテスト手段（メモリテ
スト機能部７）により、マイクロコンピュータ内のメモ
リのそれぞれのアドレスが示す記憶領域に対して所定の
データが書込まれているか否かを判断する。この結果、
所定のデータが書込まれていれば正常と判断して次のア
ドレスが示す記憶領域を検査し、上記データが書込まれ
ていなければ異常と判断し、次の検査を中断して、この
記憶領域のアドレスを保持する。次に、冗長手段によ
り、このメモリテスト手段で異常と判断された時の上記
アドレスが示す記憶領域に対して再検査を行い、正常で
あれば上記メモリテスト手段による検査を続行させ、異
常であれば上記メモリを不良と判断する。このように、
異常と判断されたメモリの記憶領域に対して、再度検査
を行って、ブランクエラーで検出されたメモリの不良品
を救済する。
【０００８】
【実施例】以下、この発明の実施例を図に基づいて説明
する。図１はこの発明の一実施例によるワンチップマイ
クロコンピュータの機能ブロック図である。図１におい
て、１はＣＰＵ（中央演算処理装置）、２はアドレスド
ス、３はデータバス、４はリードライト信号線、５はメ
モリテスト信号線、６は冗長回路切換え信号線、７はメ
モリテスト機能部、７Ａはラッチ回路、８は冗長回路制
御部、８Ａはラッチ回路、９は冗長回路、１０はメモリ
部、１１はメモリテスト端子、１２はアドレス端子、１
３はデータ端子、１４は制御端子（ＴＭ１）、１５は制
御端子（ＴＭ２）である。ＣＰＵ１はアドレスバス２、
データバス３、リード信号線４、メモリテスト信号線
５、冗長回路切り換え信号線６を介して、メモリテスト
機能部７と接続されている。冗長回路制御部８は、アド
レスバス２、データバス３、リード信号線４、冗長回路
切り換え信号線６を介してメモリテスト機能部７と接続
されている。冗長回路９は、アドレスバス２、データバ
ス３、リード信号線４を介して冗長回路制御部８と接続
され、メモリ部１０は、アドレスバス２、データバス
３、リード信号線４を介して冗長回路制御部８と接続さ
れている。メモリテスト端子１１はワンチップマイクロ
コンピュータ３０の外側に設けられており、その一端は
チップ内部でＣＰＵ１と接続されている。ＥＰＲＯＭラ
イターと接続される、アドレス端子１２、データ端子１
３、制御端子（ＴＭ１）１４、制御端子（ＴＭ２）１５
はマイクロコンピュータ３０のでチップの外側に設けら
れており、これらの端子の一端はワンチップマイクロコ
ンピュータ３０の内部でメモリ部１０と接続されてい
る。
する。図１はこの発明の一実施例によるワンチップマイ
クロコンピュータの機能ブロック図である。図１におい
て、１はＣＰＵ（中央演算処理装置）、２はアドレスド
ス、３はデータバス、４はリードライト信号線、５はメ
モリテスト信号線、６は冗長回路切換え信号線、７はメ
モリテスト機能部、７Ａはラッチ回路、８は冗長回路制
御部、８Ａはラッチ回路、９は冗長回路、１０はメモリ
部、１１はメモリテスト端子、１２はアドレス端子、１
３はデータ端子、１４は制御端子（ＴＭ１）、１５は制
御端子（ＴＭ２）である。ＣＰＵ１はアドレスバス２、
データバス３、リード信号線４、メモリテスト信号線
５、冗長回路切り換え信号線６を介して、メモリテスト
機能部７と接続されている。冗長回路制御部８は、アド
レスバス２、データバス３、リード信号線４、冗長回路
切り換え信号線６を介してメモリテスト機能部７と接続
されている。冗長回路９は、アドレスバス２、データバ
ス３、リード信号線４を介して冗長回路制御部８と接続
され、メモリ部１０は、アドレスバス２、データバス
３、リード信号線４を介して冗長回路制御部８と接続さ
れている。メモリテスト端子１１はワンチップマイクロ
コンピュータ３０の外側に設けられており、その一端は
チップ内部でＣＰＵ１と接続されている。ＥＰＲＯＭラ
イターと接続される、アドレス端子１２、データ端子１
３、制御端子（ＴＭ１）１４、制御端子（ＴＭ２）１５
はマイクロコンピュータ３０のでチップの外側に設けら
れており、これらの端子の一端はワンチップマイクロコ
ンピュータ３０の内部でメモリ部１０と接続されてい
る。
【０００９】メモリテスト機能部７は、メモリ部１０の
それぞれのアドレスが示す記憶領域に対して、例えば
「ＦＦ」のデータが書込まれているか否かを判断する。
そして、「ＦＦ」が書込まれていれば、「ＦＦ」が書込
まれている記憶領域を正常と判断し、また、「ＦＦ」が
書込まれていなければ異常と判断して、メモリ部１０の
次のアドレスに対するメモリテスト（ブランクチェッ
ク）を中断し、異常と判断した記憶領域のアドレスをラ
ッチ回路７Ａに保持し冗長回路制御部８に伝える。冗長
回路制御部８はそのアドレスをラッチ回路８Ａで保持
し、ラッチ回路８Ａ内のアドレスが示すメモリ部１０の
記憶領域に対して、再検査（再度、「ＦＦ」を書込み、
書込んだ「ＦＦ」を読出す。そして、異常があれば、そ
のマイクロコンピュータのメモリを不良とし、異常がな
ければ、そのメモリに対するメモリテストを続行する。
それぞれのアドレスが示す記憶領域に対して、例えば
「ＦＦ」のデータが書込まれているか否かを判断する。
そして、「ＦＦ」が書込まれていれば、「ＦＦ」が書込
まれている記憶領域を正常と判断し、また、「ＦＦ」が
書込まれていなければ異常と判断して、メモリ部１０の
次のアドレスに対するメモリテスト（ブランクチェッ
ク）を中断し、異常と判断した記憶領域のアドレスをラ
ッチ回路７Ａに保持し冗長回路制御部８に伝える。冗長
回路制御部８はそのアドレスをラッチ回路８Ａで保持
し、ラッチ回路８Ａ内のアドレスが示すメモリ部１０の
記憶領域に対して、再検査（再度、「ＦＦ」を書込み、
書込んだ「ＦＦ」を読出す。そして、異常があれば、そ
のマイクロコンピュータのメモリを不良とし、異常がな
ければ、そのメモリに対するメモリテストを続行する。
【００１０】図２はこの実施例のマイクロコンピュータ
における冗長回路制御部、冗長回路を詳細に示す回路ブ
ロック図である。図２において、２０〜２２はゲート回
路、８ａは制御部である。冗長回路制御部８はゲート回
路２０〜２２と、制御部２３とから構成されている。制
御部２３とメモリテスト機能部７との間には、メモリテ
ストでメモリテスト機能部７から異常時にアドレスを受
信するためのアドレスバス２と、冗長回路９への切り換
えを行う信号を受信するための冗長回路切り換え信号線
６とが接続されている。制御部２３はゲート回路２０〜
２２と接続され、これらのゲートをオン・オフ制御す
る。冗長回路９内には、メモリ書込み部９ａと、メモリ
読出し部９ｂとが設けられ、メモリテストで異常があっ
たメモリ部１０の記憶領域に対して、例えばデータ「Ｆ
Ｆ」を書込み、そのデータ「ＦＦ」を読込んで、メモリ
テスト（ブランクチェック）を再度行う。図４はこの実
施例のワンチップマイクロコンピュータにおけるタイミ
ングチャートである。図４において、（ａ）はメモリテ
スト端子１１における波形、（ｂ）はメモリテスト信号
線５における波形、（ｃ）はリード・ライト信号線にお
ける波形、（ｄ）はアドレスバス２における波形、
（ｅ）はデータバス３における波形である。
における冗長回路制御部、冗長回路を詳細に示す回路ブ
ロック図である。図２において、２０〜２２はゲート回
路、８ａは制御部である。冗長回路制御部８はゲート回
路２０〜２２と、制御部２３とから構成されている。制
御部２３とメモリテスト機能部７との間には、メモリテ
ストでメモリテスト機能部７から異常時にアドレスを受
信するためのアドレスバス２と、冗長回路９への切り換
えを行う信号を受信するための冗長回路切り換え信号線
６とが接続されている。制御部２３はゲート回路２０〜
２２と接続され、これらのゲートをオン・オフ制御す
る。冗長回路９内には、メモリ書込み部９ａと、メモリ
読出し部９ｂとが設けられ、メモリテストで異常があっ
たメモリ部１０の記憶領域に対して、例えばデータ「Ｆ
Ｆ」を書込み、そのデータ「ＦＦ」を読込んで、メモリ
テスト（ブランクチェック）を再度行う。図４はこの実
施例のワンチップマイクロコンピュータにおけるタイミ
ングチャートである。図４において、（ａ）はメモリテ
スト端子１１における波形、（ｂ）はメモリテスト信号
線５における波形、（ｃ）はリード・ライト信号線にお
ける波形、（ｄ）はアドレスバス２における波形、
（ｅ）はデータバス３における波形である。
【００１１】図３はこの実施例のマイクロコンピュータ
における動作を示すフローチャートである。次に、この
実施例のワンチップマイクロコンピュータにおける動作
について図３に基づいて説明する。まず、図４（ａ）で
示すようにメモリテスト端子１１に”Ｈ”レベルの信号
（電圧）を外部より入力する（ステップＳ２０）。ＣＰ
Ｕ１は、メモリテスト端子１１からの信号を受け、図４
（ｂ）で示すように、メモリテスト信号線５に”Ｈ”レ
ベルの信号を出力し、メモリテスト機能部７からブラン
クチェックプログラムを読み出し、そのプログラムを実
行してメモリからデータを読み出す（ステップＳ２
１）。すなわち、図４（ｃ），（ｄ），（ｅ）に示すよ
うに、ＣＰＵ１はメモリ部１０に対して、リード信号線
４に例えば”Ｈ”レベルの信号を出力した状態でアドレ
スバス２にメモリの先頭アドレスを出力すると、メモリ
部１０はデータバス３にアドレスに対応したメモリのデ
ータをＣＰＵ１に出力する。ＣＰＵ１はメモリ部１０か
らのデータを受け取り、ブランクチェックを行う（ステ
ップＳ２２）。ＣＰＵ１はブランクエラーと判断すると
（ステップＳ２２でＹＥＳ）、冗長回路切り換え信号線
６に例えば”Ｈ”レベルの信号を冗長回路制御部８に出
力する。冗長回路制御部８は、ＣＰＵ１から冗長回路切
り換え信号線６より信号を受け取ると、今、アクセスし
ているメモリのアドレス値をメモリテスト機能部７から
受け、冗長回路に切り換える（ステップＳ２３）。そし
て、切り換えた冗長回路９でのブランクチェックを再度
行い（ステップＳ２４）、ブランクエラーでない場合は
（ステップＳ２４でＹＥＳ）、メモリの最終番地までブ
ランクチェックを行う（ステップＳ２２，Ｓ２５，Ｓ２
６）。切り換えた冗長回路がブランクエラーの場合は
（ステップＳ２４でＮＯ）、そのワンチップマイクロコ
ンピュータはブランク不良品となる。一方、ステップＳ
２２のブランクチェックの結果、ブランクエラーでない
場合は（ステップＳ２２でＹＥＳ）、現在のアドレス値
に１を加え（ステップＳ２５）、最終番地まで加算する
（ステップＳ２６でＹＥＳ）、そしてプログラムの読み
込みを開始する（ステップＳ２７）。
における動作を示すフローチャートである。次に、この
実施例のワンチップマイクロコンピュータにおける動作
について図３に基づいて説明する。まず、図４（ａ）で
示すようにメモリテスト端子１１に”Ｈ”レベルの信号
（電圧）を外部より入力する（ステップＳ２０）。ＣＰ
Ｕ１は、メモリテスト端子１１からの信号を受け、図４
（ｂ）で示すように、メモリテスト信号線５に”Ｈ”レ
ベルの信号を出力し、メモリテスト機能部７からブラン
クチェックプログラムを読み出し、そのプログラムを実
行してメモリからデータを読み出す（ステップＳ２
１）。すなわち、図４（ｃ），（ｄ），（ｅ）に示すよ
うに、ＣＰＵ１はメモリ部１０に対して、リード信号線
４に例えば”Ｈ”レベルの信号を出力した状態でアドレ
スバス２にメモリの先頭アドレスを出力すると、メモリ
部１０はデータバス３にアドレスに対応したメモリのデ
ータをＣＰＵ１に出力する。ＣＰＵ１はメモリ部１０か
らのデータを受け取り、ブランクチェックを行う（ステ
ップＳ２２）。ＣＰＵ１はブランクエラーと判断すると
（ステップＳ２２でＹＥＳ）、冗長回路切り換え信号線
６に例えば”Ｈ”レベルの信号を冗長回路制御部８に出
力する。冗長回路制御部８は、ＣＰＵ１から冗長回路切
り換え信号線６より信号を受け取ると、今、アクセスし
ているメモリのアドレス値をメモリテスト機能部７から
受け、冗長回路に切り換える（ステップＳ２３）。そし
て、切り換えた冗長回路９でのブランクチェックを再度
行い（ステップＳ２４）、ブランクエラーでない場合は
（ステップＳ２４でＹＥＳ）、メモリの最終番地までブ
ランクチェックを行う（ステップＳ２２，Ｓ２５，Ｓ２
６）。切り換えた冗長回路がブランクエラーの場合は
（ステップＳ２４でＮＯ）、そのワンチップマイクロコ
ンピュータはブランク不良品となる。一方、ステップＳ
２２のブランクチェックの結果、ブランクエラーでない
場合は（ステップＳ２２でＹＥＳ）、現在のアドレス値
に１を加え（ステップＳ２５）、最終番地まで加算する
（ステップＳ２６でＹＥＳ）、そしてプログラムの読み
込みを開始する（ステップＳ２７）。
【００１２】
【発明の効果】以上のように、この発明によれば、メモ
リを内蔵したワンチップマイクロコンピュータ内に、メ
モリを検査するためのメモリテスト手段で記憶領域に不
具合のあるメモリを発見した場合に、冗長手段で再検査
を行える構成としたので、ブランクチェックで検出され
たメモリの不良品を救済することができ、不良品の低減
が図れるという効果がある。
リを内蔵したワンチップマイクロコンピュータ内に、メ
モリを検査するためのメモリテスト手段で記憶領域に不
具合のあるメモリを発見した場合に、冗長手段で再検査
を行える構成としたので、ブランクチェックで検出され
たメモリの不良品を救済することができ、不良品の低減
が図れるという効果がある。
【図１】この発明の一実施例によるワンチップマイクロ
コンピュータの回路ブロック図である。
コンピュータの回路ブロック図である。
【図２】図１のワンチップマイクロコンピュータにおけ
る冗長回路制御部、冗長回路を詳細に示す回路ブロック
図である。
る冗長回路制御部、冗長回路を詳細に示す回路ブロック
図である。
【図３】図１のワンチップマイクロコンピュータのメモ
リテストの処理を示すフローチャートである。
リテストの処理を示すフローチャートである。
【図４】図１のワンチップマイクロコンピュータのメモ
リテスト時のタイミングチャートである。
リテスト時のタイミングチャートである。
【図５】従来のワンチップマイクロコンピュータの回路
ブロック図である。
ブロック図である。
【図６】図５のワンチップマイクロコンピュータのプロ
グラム処理を示すフローチャートである。
グラム処理を示すフローチャートである。
【図７】図５のワンチップマイクロコンピュータのタイ
ミングチャートである。
ミングチャートである。
１ ＣＰＵ ２ アドレスバス ３ データバス ４ リード・ライト信号線 ５ メモリテスト信号線 ６ 冗長回路切り換え信号線 ７ メモリテスト機能部 ８ 冗長回路制御部 ９ 冗長回路 １０ メモリ部 １１ メモリテスト端子 １２ アドレス端子 １３ データ端子 １４ 制御端子（ＴＭ１） １５ 制御端子（ＴＭ２） １６ 内部バス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０３ Ｇ 6866−5Ｌ
Claims (1)
- 【請求項１】 中央処理装置と、ＥＰＲＯＭ等のメモリ
とを備えるマイクロコンピュータにおいて、上記メモリ
のそれぞれのアドレスが示す記憶領域に対して所定のデ
ータが書込まれているか否かを判断し、所定のデータが
書込まれていれば正常と判断して次のアドレスが示す記
憶領域を検査し、上記データが書込まれていなければ異
常と判断し、次の検査を中断して、この記憶領域のアド
レスを保持しておくメモリテスト手段と、このメモリテ
スト手段で異常と判断された時の上記アドレスが示す記
憶領域に対して再検査を行い、正常であれば上記メモリ
テスト手段による検査を続行させ、異常であれば上記メ
モリを不良と判断する冗長手段とを備えることを特徴と
するメモリテスト機能内蔵のマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016761A JPH06202961A (ja) | 1993-01-06 | 1993-01-06 | メモリテスト機能内蔵のマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5016761A JPH06202961A (ja) | 1993-01-06 | 1993-01-06 | メモリテスト機能内蔵のマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06202961A true JPH06202961A (ja) | 1994-07-22 |
Family
ID=11925219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5016761A Pending JPH06202961A (ja) | 1993-01-06 | 1993-01-06 | メモリテスト機能内蔵のマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06202961A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335209B1 (en) * | 1996-01-25 | 2002-01-01 | Kabushiki Kaisha Toshiba | Method for testing semiconductor memory devices, and apparatus and system for testing semiconductor memory |
| JP2015141666A (ja) * | 2014-01-30 | 2015-08-03 | 日本精機株式会社 | 不揮発メモリ検査方法およびその装置 |
-
1993
- 1993-01-06 JP JP5016761A patent/JPH06202961A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335209B1 (en) * | 1996-01-25 | 2002-01-01 | Kabushiki Kaisha Toshiba | Method for testing semiconductor memory devices, and apparatus and system for testing semiconductor memory |
| US6518073B2 (en) | 1996-01-25 | 2003-02-11 | Kabushiki Kaisha Toshiba | Method for testing semiconductor memory devices, and apparatus and system for testing semiconductor memory devices |
| JP2015141666A (ja) * | 2014-01-30 | 2015-08-03 | 日本精機株式会社 | 不揮発メモリ検査方法およびその装置 |
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