JP4675714B2 - 初期化回路を自動構築するリコンフィグ可能な集積回路装置 - Google Patents
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Description
リコンフィグ可能な複数のプロセッサエレメントと,前記プロセッサエレメント間を任意の状態で接続するプロセッサエレメントネットワークとを有するリコンフィグ回路ユニットと,
前記プロセッサエレメントとプロセッサエレメントネットワークにコンフィグレーションデータを供給して,前記リコンフィグ回路ユニットを任意の状態に構築するコンフィグレーション制御部とを有し,
電源投入時の外部リセット解除信号に応答して,前記リコンフィグ回路ユニット内の少なくとも一部が初期化回路状態に構築され,当該初期化回路の動作完了後の内部リセット解除信号に応答して,前記コンフィグレーション制御部が前記コンフィグレーションデータの供給を開始することを特徴とする。
期間を測定する安定化測定回路である。そして,初期化カウンタ58は,外部クロックECLKをカウントするカウンタ60と,カウンタ出力がカウント満了値CENDと一致することを検出する一致検出器62とを有する。
(a+b)+(c−d)+(e+f)
このコンフィグレーションの例によれば,プロセッサエレメントPE0は,A=a+bの演算回路に構築され,プロセッサエレメントPE1は,B=c−dの演算回路に構築され,プロセッサエレメントPE2はC=e+fの演算回路に構築され,プロセッサエレメントPE3はD=A+Bの演算回路に構築され,プロセッサエレメントPE6はE=D+Cの演算回路に構築される。各データa〜fは,図示しないメモリプロセッサエレメントなどから供給され,プロセッサエレメントPE6の出力が演算結果Eとしてメモリプロセッサエレメントや外部に出力される。
以上の実施の形態をまとめると,次の付記のとおりである。
リコンフィグ可能な複数のプロセッサエレメントと,前記プロセッサエレメント間を任意の状態で接続するプロセッサエレメントネットワークとを有するリコンフィグ回路ユニットと,
前記プロセッサエレメントとプロセッサエレメントネットワークにコンフィグレーションデータを供給して,前記リコンフィグ回路ユニットを任意の状態に構築するコンフィグレーション制御部とを有し,
電源投入時の外部リセット解除信号に応答して,前記リコンフィグ回路ユニット内の少なくとも一部が初期化回路状態に構築され,
当該初期化回路の動作完了後の内部リセット解除信号に応答して,前記コンフィグレーション制御部が前記コンフィグレーションデータの供給を開始することを特徴とするリコンフィグ可能な集積回路装置。
前記リコンフィグ回路ユニットは,コンフィグレーション制御部からの状態遷移信号に応答して,前記コンフィグレーションデータを取り込むコンフィグレーションレジスタを有し,
当該コンフィグレーションレジスタに取り込まれたコンフィグレーションデータに基づいて,前記リコンフィグ回路ユニットが前記任意の状態に構築され,
前記外部リセット解除信号に応答して,前記コンフィグレーションレジスタが前記初期化回路状態に対応する初期化コンフィグレーションデータに初期化されることを特徴とするリコンフィグ可能な集積回路装置。
前記コンフィグレーションレジスタは,複数のフリップフロップを有し,前記外部リセット解除信号が当該複数のフリップフロップのクリア端子またはプリセット端子に供給されることを特徴とするリコンフィグ可能な集積回路装置。
前記リコンフィグ回路ユニット内に,前記初期化回路として前記外部クロックを所定数カウントする初期化カウンタが構築され,
さらに,外部クロックの位相に整合して内部クロックを生成するクロック生成回路と,
前記初期化カウンタによる前記所定数カウントのカウント終了時に生成される初期化終了信号をラッチする初期化ラッチ回路とを有し,
当該初期化ラッチ回路がラッチした前記初期化終了信号に応じて,前記クロック生成回路が内部クロックの出力を開始することを特徴とするリコンフィグ可能な集積回路装置。
前記クロック生成回路は,前記外部クロックの位相に整合し当該外部クロックの周波数を低培した内部クロックを生成するPLL回路であることを特徴とするリコンフィグ可能な集積回路装置。
さらに,前記初期化回路の動作完了後に前記内部リセット解除信号を生成する内部リセット回路を有し,
前記クロック生成回路は,前記生成される内部クロックと前記外部クロックのいずれかを前記初期化ラッチ回路のラッチ状態に応じて出力し,
前記内部リセット回路は,前記クロック生成回路から出力されるクロックが内部クロックになった時に前記内部リセット解除信号を生成することを特徴とするリコンフィグ可能な集積回路装置。
前記初期化カウンタは,少なくとも,前記外部クロックに応答して所定の被数を累積加算する加算回路に構築された第1のプロセッサエレメントと,前記加算回路の累積値が所定のカウント終了値と一致するか否かを検出して前記初期化終了信号を出力する比較回路に構築された第2のプロセッサエレメントとを有することを特徴とするリコンフィグ可能な集積回路装置。
さらに,前記初期化回路の動作完了後に前記内部リセット解除信号を生成する内部リセット回路を有することを特徴とするリコンフィグ可能な集積回路装置。
リコンフィグ可能な複数のプロセッサエレメントと,前記プロセッサエレメント間を任意の状態で接続するプロセッサエレメントネットワークとを有するリコンフィグ回路ユニットと,
前記プロセッサエレメントとプロセッサエレメントネットワークにコンフィグレーションデータを供給して,前記リコンフィグ回路ユニットを任意の状態に構築するコンフィグレーション制御部と,
外部クロックと位相整合した内部クロックを生成するクロック生成回路とを有し,
電源投入時の外部リセット解除信号に応答して,前記リコンフィグ回路ユニット内の少なくとも一部が初期化回路に構築され,
当該初期化回路の動作完了後の内部リセット解除信号に応答して,前記コンフィグレーション制御部が前記コンフィグレーションデータの供給を開始し,
前記初期化回路は,前記クロック生成回路のクロック生成安定化までの所定時間を測定する安定化測定回路を含むことを特徴とするリコンフィグ可能な集積回路装置。
13:コンフィグレーションレジスタ PE1〜6:プロセッサエレメント
CD:コンフィグレーションデータ ERST:外部リセット解除信号
IRST:内部リセット解除信号
Claims (8)
- コンフィグレーションデータに基づいて任意の演算状態に構築されるリコンフィグ可能な集積回路装置において,
リコンフィグ可能な複数のプロセッサエレメントと,前記プロセッサエレメント間を任意の状態で接続するプロセッサエレメントネットワークとを有するリコンフィグ回路ユニットと,
前記プロセッサエレメントとプロセッサエレメントネットワークにコンフィグレーションデータを供給して,前記リコンフィグ回路ユニットを任意の状態に構築するコンフィグレーション制御部とを有し,
電源投入時の外部リセット解除信号に応答して,前記リコンフィグ回路ユニット内の少なくとも一部が初期化回路状態に構築され,
当該初期化回路の動作完了後の内部リセット解除信号に応答して,前記コンフィグレーション制御部が前記コンフィグレーションデータの供給を開始することを特徴とするリコンフィグ可能な集積回路装置。 - 前記リコンフィグ回路ユニットは,コンフィグレーション制御部からの状態遷移信号に応答して,前記コンフィグレーションデータを取り込むコンフィグレーションレジスタを有し,
当該コンフィグレーションレジスタに取り込まれたコンフィグレーションデータに基づいて,前記リコンフィグ回路ユニットが前記任意の状態に構築され,
前記外部リセット解除信号に応答して,前記コンフィグレーションレジスタが前記初期化回路状態に対応する初期化コンフィグレーションデータに初期化されることを特徴とする請求項1に記載のリコンフィグ可能な集積回路装置。 - 前記コンフィグレーションレジスタは,複数のフリップフロップを有し,前記外部リセット解除信号が当該複数のフリップフロップのクリア端子またはプリセット端子に供給されることを特徴とする請求項2に記載のリコンフィグ可能な集積回路装置。
- 前記リコンフィグ回路ユニット内に,前記初期化回路として前記外部クロックを所定数カウントする初期化カウンタが構築され,
さらに,外部クロックの位相に整合して内部クロックを生成するクロック生成回路と,
前記初期化カウンタによる前記所定数カウントのカウント終了時に生成される初期化終了信号をラッチする初期化ラッチ回路とを有し,
当該初期化ラッチ回路がラッチした前記初期化終了信号に応じて,前記クロック生成回路が内部クロックの出力を開始することを特徴とする請求項1に記載のリコンフィグ可能な集積回路装置。 - 前記クロック生成回路は,前記外部クロックの位相に整合し当該外部クロックの周波数を低培した内部クロックを生成するPLL回路であることを特徴とする請求項4に記載のリコンフィグ可能な集積回路装置。
- さらに,前記初期化回路の動作完了後に前記内部リセット解除信号を生成する内部リセット回路を有し,
前記クロック生成回路は,前記生成される内部クロックと前記外部クロックのいずれかを前記初期化ラッチ回路のラッチ状態に応じて出力し,
前記内部リセット回路は,前記クロック生成回路から出力されるクロックが内部クロックになった時に前記内部リセット解除信号を生成することを特徴とする請求項4に記載のリコンフィグ可能な集積回路装置。 - 前記初期化カウンタは,少なくとも,前記外部クロックに応答して所定の被数を累積加算する加算回路に構築された第1のプロセッサエレメントと,前記加算回路の累積値が所定のカウント終了値と一致するか否かを検出して前記初期化終了信号を出力する比較回路に構築された第2のプロセッサエレメントとを有することを特徴とする請求項4に記載のリコンフィグ可能な集積回路装置。
- コンフィグレーションデータに基づいて任意の演算状態に構築されるリコンフィグ可能な集積回路装置において,
リコンフィグ可能な複数のプロセッサエレメントと,前記プロセッサエレメント間を任意の状態で接続するプロセッサエレメントネットワークとを有するリコンフィグ回路ユニットと,
前記プロセッサエレメントとプロセッサエレメントネットワークにコンフィグレーションデータを供給して,前記リコンフィグ回路ユニットを任意の状態に構築するコンフィグレーション制御部と,
外部クロックと位相整合した内部クロックを生成するクロック生成回路とを有し,
電源投入時の外部リセット解除信号に応答して,前記リコンフィグ回路ユニット内の少なくとも一部が初期化回路に構築され,
当該初期化回路の動作完了後の内部リセット解除信号に応答して,前記コンフィグレーション制御部が前記コンフィグレーションデータの供給を開始し,
前記初期化回路は,前記クロック生成回路のクロック生成安定化までの所定時間を測定する安定化測定回路を含むことを特徴とするリコンフィグ可能な集積回路装置。
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