JP2003298413A - クロック生成回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＰＬＬの出力を分周したクロックを選択して
供給するクロック生成回路においては、周波数の変更の
幅が大きく、細かな制御ができない。 【解決手段】 ＰＬＬ１００の電圧制御発振器１５０を
構成する奇数段のＣＭＯＳインバータ１５１〜１５７の
すべての出力をクロック合成選択回路１６１において選
択してクロック出力Ｓ１６０を生成する構成とし、クロ
ック出力Ｓ１６０の立ち上がりエッジ毎にクロック合成
選択回路１６１における選択をＣＭＯＳインバータ偶数
段分切り替えるよう制御するクロック合成制御回路１６
２を備えることによって、ＰＬＬ１００の発振周波数を
固定した状態からその前後において差分の小さい周波数
のクロックを生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サ等のＬＳＩに用いられるクロック生成回路に関するも
のである。

【０００２】

【従来の技術】近年、マイクロプロセッサ等のデジタル
ＬＳＩは年々その集積度および動作周波数が向上してい
るが、同時にその消費電力とそれによる熱の発生が大き
な課題となっている。このようなＬＳＩにおいては、消
費電力を抑制して必要とされる性能を効率的に利用する
ことが必要であり、その一手段として動作クロックの周
波数を制御する方法が用いられている。

【０００３】図１５は従来のマイクロプロセッサの構成
の一例を示すブロック図である。図１５において、ＰＬ
Ｌ（Phase Locked Loop）１００と分周選択回路２４０
からなるクロック生成回路は、クロック出力Ｓ２４０を
中央演算ユニット（ＣＰＵ）１７０に供給する構成とな
っている。

【０００４】ＰＬＬ１００は、基準発振器１１０の出力
する基準発振Ｓ１１０と分周器１２０の出力の位相を比
較する位相比較器１３０と、その出力から制御電圧Ｓ１
４０を発生する低域フィルタ１４０、および制御電圧Ｓ
１４０によって制御され発振クロックＳ１５０を生成す
る電圧制御発振器１５０からなり、基準発振器１１０の
クロックを逓倍した周波数のクロックを生成する。例え
ば、基準発振器１１０が２５ＭＨｚを発振し、分周器１
２０が入力の１／８の周波数を出力する構成であれば、
ＰＬＬ１００は発振クロックＳ１５０に基準発振Ｓ１１
０を８逓倍したクロック（２００ＭＨｚ）を生成する。

【０００５】分周選択回路２４０は、発振クロックＳ１
５０を入力して分周する１／２分周器２４１、１／４分
周器２４２および１／８分周器２４３と選択回路２４４
からなり、発振クロックＳ１５０もしくはそれを分周し
たもののいずれかを選択してクロック出力Ｓ２４０に出
力する。選択回路２４４の選択は、ＣＰＵ１７０によっ
て書き換え可能なクロック設定レジスタ１８０に設定さ
れた値によって制御される。

【０００６】このような構成とすることによって、ＣＰ
Ｕ１７０が必要に応じてクロック設定レジスタ１８０を
書き換えることによって、適切な周波数のクロック、す
なわち２００ＭＨｚ、１００ＭＨｚ、５０ＭＨｚ、２５
ＭＨｚのいずれかを選択し供給することができる。

【０００７】また、従来のマイクロプロセッサの構成の
別の一例では、図１５と同様の構成において、クロック
設定レジスタ１８０に設定した値によって分周器１２０
の分周比を変更可能な構成とすることもある。この構成
によって、発振クロックＳ１５０に出力される周波数を
基準発振器１１０の倍数に設定することが可能である。
すなわち、基準発振器１１０が２５ＭＨｚを発振し、分
周器１２０の分周比を１／８または１／７または１／６
または１／５に設定することができる構成とした場合に
は、発振クロックＳ１５０の周波数を２００ＭＨｚ、１
７５ＭＨｚ、１５０ＭＨｚ、１２５ＭＨｚから選択する
ことができる。

【０００８】

【発明が解決しようとする課題】上記のように構成され
た従来のクロック生成回路においては、クロック出力Ｓ
２４０に供給するクロックを分周選択回路２４０で単に
選択するだけであるため、選択可能なクロックの周波数
が大きく離散しているという問題がある。すなわち、分
周選択回路２４０において選択可能なクロック周波数は
発振クロックＳ１５０を分周して生成されたものに限ら
れるため、選択可能なクロック周波数は発振クロックＳ
１５０より低くかつ少なくとも半分の周波数となる。こ
のことは、周波数を制御することによって電力消費量を
抑制するという観点から見ると、電力量として制御可能
なステップが１／２もしくはそれ以下となり、同時にＣ
ＰＵ１７０の処理能力がほぼ半分に低下することから、
必要な処理能力に応じて消費電力を抑制するためのきめ
細やかな制御を行うのが困難である。

【０００９】また、分周器１２０を制御する構成におい
ては、周波数を変更するのに時間を要するという問題が
ある。すなわち、ＰＬＬ１００内部の分周器１２０の分
周比を変更した場合には、ＰＬＬ１００が再ロックして
電圧制御発振器１５０が安定してクロックを出力するよ
うになるまで、通常１０マイクロ秒以上の時間が必要で
あり、その間、ＣＰＵ１７０は動作を停止する等、処理
を行うことができない。このため、クロック周波数を低
く抑えている状況においてＣＰＵ１７０の処理能力が緊
急に必要となった場合に、周波数を高くしてその要求に
迅速に応じることが困難である。

【００１０】このことに対応して、本発明の目的は、必
要とされる処理能力に応じた周波数のクロックを選択
し、また、処理能力の要求の変化に対応して周波数を迅
速に変更することが可能なクロック生成回路を提供する
ことである。

【００１１】また、従来のクロック生成回路において
は、クロック周波数の切り替えに時間を要するため、Ｃ
ＰＵ１７０等の消費電力の使用状況に応じて周波数を細
やかに調整することが困難であるという問題がある。

【００１２】このことに対応して、本発明の目的は、回
路の消費電力の使用状況に応じてサイクル毎の周波数を
調整することにより、使用可能な消費電力に合わせた回
路動作を実現するクロック生成回路を提供することであ
る。

【００１３】また、従来のクロック生成回路において
は、クロック周波数の切り替えに時間を要するため、Ｃ
ＰＵ１７０の内部の動作、例えば内部の演算回路の使用
状況に応じて周波数を調整することが困難であるという
問題がある。

【００１４】このことに対応して、本発明の目的は、Ｃ
ＰＵの内部の動作に応じて各サイクルの周波数を調整す
ることにより、内部の各演算回路等を最適な速度で動作
させて最大限の処理能力を実現するクロック生成回路を
提供することである。

【００１５】また、従来のクロック生成回路において
は、ＣＰＵ１７０を駆動するクロック周波数を切り替え
る際に、周波数の差が大きく切り替わってしまう。ある
いは、一旦クロックを停止する必要があり、そのときに
ＣＰＵ１７０が消費する電力（電流）値が大きく変化す
るという問題があった。この電流の変化がＬＳＩを駆動
する電源回路に対して負担となってノイズなどを発生す
る原因となっていた。

【００１６】このことに対応して、本発明の目的は、周
波数を切り替える、もしくはクロックを停止・開始する
ときに、周波数を徐々に（段階的に）変化させることに
よって急激な電流の変化をなくしたクロック生成回路を
提供することである。

【００１７】また、従来のクロック生成回路において複
数のクロック信号を生成した場合に、各々のクロックに
よって駆動される回路間の設計が困難になるという問題
がある。すなわち、各々の回路に供給されるクロックに
おいて同じ位相で立ち上がりエッジを発生するサイクル
が生じる。そこで、フリップフロップ間でミスラッチを
発生せず十分なホールドタイムを確保できるようにクロ
ックの供給回路およびインターフェース回路に十分な配
慮を行う必要がある。

【００１８】このことに対応して、本発明の目的は、複
数のクロック信号を生成した場合においても、同じ位相
で立ち上がりエッジを発生させないことで、駆動される
回路の設計が容易となるクロック生成回路を提供するこ
とである。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る第１のクロック生成回路は、ＰＬＬの
電圧制御発振器を構成する奇数段のインバータのすべて
の出力を選択回路において選択してクロック出力を生成
し、クロック出力の立ち上がりエッジ毎に選択回路にお
ける選択をインバータ偶数段分切り替えるよう制御する
構成としたものである。

【００２０】具体的には、奇数段のインバータ回路をリ
ング状に接続して構成された発振器と、前記発振器を構
成するインバータ回路の各段出力のいずれかを選択して
クロック出力として出力する選択回路とを有し、クロッ
ク出力の立ち上がりエッジまたは立ち下がりエッジまた
は両エッジに同期して前記選択回路における選択をイン
バータ回路偶数段分前または後に切り替えるよう制御す
ることを特徴とするクロック生成回路である。

【００２１】また、上記のクロック生成回路において、
さらに書き換え可能なレジスタを有し、書き換え可能な
レジスタに書き込まれた値に従って、選択回路における
選択の切り替え方向および切り替え段数を決定すること
を特徴とするクロック生成回路である。

【００２２】発振器を構成するインバータ回路の段数
（奇数）をａ（ａ≧３）、発振器が出力する発振クロッ
クの周期をＴとすると、そのインバータ回路のａ段分で
発振クロックの半周期Ｔ／２の遅延を構成することか
ら、各インバータ回路の各段出力はＴ／（２・ａ）ずつ
順次に位相がずれ、１段おきにはＴ／ａずつ位相がずれ
たクロックが出力される。これら各段のインバータ回路
が出力する個別のクロックが選択回路において選択され
る複数の被選択クロックである。

【００２３】１段目のインバータ回路が出力する被選択
クロックに対して、３段目のインバータ回路が出力する
被選択クロックはＴ／ａだけ前に位相がずれ、５段目の
インバータ回路が出力する被選択クロックは（Ｔ／ａ）
・２だけ前に位相がずれ、７段目のインバータ回路が出
力する被選択クロックは（Ｔ／ａ）・３だけ前に位相が
ずれる。すなわち、選択回路により選択された結果のク
ロック出力の周期をＴ／ａ増減させるには、インバータ
回路の２段分ずらせればよい。すなわち、クロック出力
の周期をＴ／ａ増加するには、インバータ回路２段分を
前方向にシフトさせればよく、（Ｔ／ａ）・２増加する
には、インバータ回路４段分を前方向にシフトさせれば
よく、クロック出力の周期をＴ／ａ減少するには、イン
バータ回路２段分を後方向にシフトさせればよく、（Ｔ
／ａ）・２減少するには、インバータ回路４段分を後方
向にシフトさせればよい。

【００２４】要するに、選択の結果出力されるクロック
出力の周期の制御において、選択回路における被選択ク
ロックの選択をインバータ回路偶数段分前または後に切
り替えるように制御することにより、クロック出力をＴ
／ａの整数倍で可変することができる。

【００２５】従来技術の場合は、既述のように、周期可
変は発振クロックの周期Ｔの２倍以上であったのに対し
て、本発明によれば、Ｔ／ａ単位（ａ≧３）で周期を可
変することができる。詳しくは、基準の周期をＴとし
て、次に長い周期は、Ｔ＋（Ｔ／ａ）＝（ａ＋１）Ｔ／
ａであり、その次に長い周期は、Ｔ＋（Ｔ／ａ）・２＝
（ａ＋２）Ｔ／ａであり、また、基準の周期をＴとし
て、次に短い周期は、Ｔ−（Ｔ／ａ）＝（ａ−１）Ｔ／
ａであり、その次に短い周期は、Ｔ−（Ｔ／ａ）・２＝
（ａ−２）Ｔ／ａである。これらを順番に並べると、 (ａ−２)Ｔ／ａ，(ａ−１)Ｔ／ａ，Ｔ，(ａ＋１)Ｔ／
ａ，(ａ＋２)Ｔ／ａ となる。これを周波数レベルでの遷移で記述すると、 ａ／(ａ−２)Ｔ，ａ／(ａ−１)Ｔ，１／Ｔ，ａ／(ａ＋
１)Ｔ，ａ／(ａ＋２)Ｔ となる。すなわち、よりきめの細かい周波数調整が可能
となっている。

【００２６】ここで、本発明による効果を分かりやすく
するために一例を挙げる。発振器の出力する発振クロッ
クを例えば２００ＭＨｚとすると、従来技術の場合に
は、分周器３段で、クロック出力の周波数調整は、既述
のとおり、２００ＭＨｚ、１００ＭＨｚ、５０ＭＨｚ、
２５ＭＨｚと大きく離散しており、基準の２００ＭＨｚ
の次の周波数１００ＭＨｚは２分の１の１００ＭＨｚも
の大きなずれとなっている。これに対し、本発明では、
発振器を構成するインバータ回路の段数を例えばａ＝７
段として、減少方向へは２００ＭＨｚ、１７５ＭＨｚ
（＝７／８倍）、１５５ＭＨｚ（＝７／９倍）、また、
増加方向へは２００ＭＨｚ、２３３ＭＨｚ（＝７／６
倍）、２８０ＭＨｚ（＝７／５倍）となり、よりきめの
細かい周波数制御を実現できる。

【００２７】以上を要するに、本発明の上記構成によれ
ば、ＰＬＬの発振周波数を固定した状態からその前後に
おいて差分の小さい周波数のクロックを生成することが
可能となる。

【００２８】上記の発明において好ましい態様として
は、書き換え可能なレジスタがあれば、それに設定する
値の調整に基づいて、選択回路における選択の切り替え
方向および切り替え段数を可変することができる。すな
わち、内部回路または外部回路の状況変化に応じて適応
的な調整が可能となる。切り替え段数は偶数段分であ
り、それは具体的には、２段分、４段分、６段分等とな
るが、それぞれに前方向と後方向とがある。２段分ずつ
の順次的なシフトであれば、段階的な周波数調整となる
が、書き換え可能なレジスタを用いることにより、差分
のより小さな周波数調整から差分のより大きな周波数調
整までの複数の調整レベルにおいて、任意の調整レベル
間で即時に周波数を切り替えることが可能となる。換言
すれば、小さな変化も大きな変化も自由に設定可能であ
るということである。

【００２９】また、本発明に係る第２のクロック生成回
路は、クロック出力によって駆動される電子回路の消費
電力を評価し、その結果に基づいて選択回路における選
択の切り替え段数を変更する構成としたものである。

【００３０】具体的には、上記の第１のクロック生成回
路において、さらに前記クロック出力によって駆動され
る電子回路の消費する電力を評価する消費電力評価手段
を有し、消費電力評価手段における消費電力の評価結果
に従って、前記選択回路における選択の切り替え方向お
よび切り替え段数を決定することを特徴とするクロック
生成回路である。

【００３１】この構成によれば、消費電力評価手段が求
めた評価結果が消費電力大の傾向のときにはクロック出
力の周波数を減少させるように切り替え方向および切り
替え段数を決定し、逆に、評価結果が消費電力小の傾向
のときにはクロック出力の周波数を増加させるように切
り替え方向および切り替え段数を決定することにより、
回路の動作時の実際の消費電力をほぼ一定の値に保つこ
とが可能となる。

【００３２】上記の発明において好ましい態様として
は、クロック出力によって駆動される電子回路がマイク
ロプロセッサであり、消費電力評価手段としてマイクロ
プロセッサの実行する命令の種類に基づいて消費電力を
算出することを特徴とするクロック生成回路である。

【００３３】これには、マイクロプロセッサにおいて、
パイプラインを流れる各命令の電力の和を求める方法が
ある。例えば、各種命令が各パイプランステージを実行
する際に消費する平均的な電力をテーブルとして持ち、
あるサイクルのすべてのパイプラインステージで消費さ
れる電力を加算して、そのサイクルにおけるマイクロプ
ロセッサの消費電力予測を算出すればよい。

【００３４】また、別の好ましい態様としては、消費電
力評価手段として電子回路の電源を流れる電流量を測定
することを特徴とするクロック生成回路である。

【００３５】これは、消費電力を予測する代わりに、マ
イクロプロセッサの内部のフリップフロップやメモリな
どの更新やアクセス状況に基づいて電力を算出したり、
電流センサーなどの素子を用いて実際の電流量などを計
測する場合を含んでいる。

【００３６】また、本発明に係る第３のクロック生成回
路は、クロック出力によって駆動される回路においてサ
イクル毎に動作する回路部分を検出し、それが正常に動
作するために必要なクロック周期に基づいて選択回路に
おける選択の切り替え段数を変更する構成としたもので
ある。

【００３７】具体的には、上記のクロック生成回路にお
いて、さらにクロック出力によって駆動される電子回路
の中でサイクル毎に動作する回路部分を検出する動作検
出手段を有し、動作検出手段が検出した回路部分の遅延
時間に従って、選択回路における選択の切り替え方向お
よび切り替え段数を決定することを特徴とするクロック
生成回路である。

【００３８】個々の回路部分には各々正常動作のための
クロック周期がある。このクリティカルなクロック周期
よりも短い時間で動作を完了する必要がある。遅延がよ
り大きな回路部分にはクロック出力の周期としてより大
きいものが必要となる。これを適応的に制御するため
に、検出した遅延時間が大きいときはクロック出力の出
力が長くなるように被選択クロックを選択する。その結
果、回路の正常動作が可能でかつ高い周波数で動作させ
ることが可能となり、その回路の処理能力を高めること
ができる。

【００３９】上記の発明において好ましい態様として
は、クロック出力によって駆動される電子回路がマイク
ロプロセッサであり、動作検出手段としてマイクロプロ
セッサの各パイプラインステージで実行される命令の種
類に基づいて動作する回路部分を検出することを特徴と
するクロック生成回路である。

【００４０】命令が乗算命令は相対的に遅延が大きい。
したがって、乗算命令を検出したときには、クロック出
力の周期が長くなるように被選択クロックを選択する。

【００４１】また、本発明に係る第４のクロック生成回
路は、クロックの供給を停止または起動するときに、選
択回路における選択の切り替え段数を段階的に変更する
構成としたものである。

【００４２】具体的には、上記のクロック生成回路にお
いて、さらに書き換え可能なレジスタを有し、書き換え
可能なレジスタに書き込まれた値に従って決定される選
択回路の選択の切り替え方向および切り替え段数に向け
て、選択回路における選択の切り替え方向および切り替
え段数を段階的に変化させることを特徴とするクロック
生成回路である。

【００４３】クロック出力の周波数を変化させる過程
で、目的とする周波数へ即時に切り替えるのではなく、
切り替え段数を段階的に変化させて徐々に切り替える。
これにより、電子回路の電源に流れる電流の急激な変化
を避けることができ、ノイズ発生も抑制することができ
る。

【００４４】また、クロック出力へのクロック供給を停
止するときには、クロック出力のクロック周期が段階的
に長くなるように、選択回路における選択の切り替え段
数を段階的に変化させた後、クロックを停止することを
特徴とするクロック生成回路である。

【００４５】クロック出力へのクロック供給を停止する
ときは、切り替え段数を段階的に大きくする。これによ
り、電源を流れる電流を徐々に減少させることができ、
急激な電流減少に起因するノイズの発生や電源の負担を
軽減した状態でクロックの停止を行うことができる。

【００４６】また、クロック出力へのクロック供給を起
動するときには、クロック出力のクロック周期が段階的
に短くなるように、選択回路における選択の切り替え段
数を段階的に変化させてクロックを起動することを特徴
とするクロック生成回路である。

【００４７】クロック出力へのクロック供給を起動する
ときは、切り替え段数を段階的に小さくする。これによ
り、電源を流れる電流を徐々に増加させることができ、
急激な電流増加に起因するノイズの発生や電源の負担を
軽減した状態でクロックの起動を行うことができる。

【００４８】また、本発明に係る第５のクロック生成回
路は、複数のクロック出力にクロックを供給する場合
に、同じ位相で立ち上がりエッジを発生させない構成と
したものである。

【００４９】具体的には、奇数段のインバータ回路をリ
ング状に接続して構成された発振器と、発振器を構成す
るインバータ回路の各段出力のいずれかを選択して第１
のクロック出力として出力する第１の選択回路と、発振
器を構成するインバータ回路の各段出力のいずれかを選
択して第２のクロック出力として出力する第２の選択回
路とを有し、第１のクロック出力の立ち上がりエッジま
たは立ち下がりエッジまたは両エッジに同期して第１の
選択回路における選択をインバータ回路偶数段分前また
は後に切り替えるよう制御し、第２のクロック出力の立
ち上がりエッジまたは立ち下がりエッジまたは両エッジ
に同期して第２の選択回路における選択をインバータ回
路偶数段分前または後に切り替えるよう制御し、かつ、
第１の選択回路と第２の選択回路において同一のインバ
ータ回路の出力を選択することを禁止する状態で制御す
ることを特徴とするクロック生成回路である。

【００５０】クロック出力を供給される電子回路が複数
あって、ある電子回路の出力が他の電子回路の入力とな
っている場合に、電子回路のそれぞれに個別にクロック
信号を生成する。この場合に、各電子回路に立ち上がり
エッジが同じ位相のクロック出力を供給すると、ある電
子回路の出力を入力とする電子回路では誤動作を発生す
るおそれがある。例えば、フリップフロップ間でのミス
ラッチである。そこで、同じインバータ回路の出力であ
る被選択クロックの選択を禁止する。このように同じ位
相で立ち上がりエッジを発生させないことで誤動作を防
止するとともに、駆動される回路の設計を容易に行うこ
とができる。

【００５１】

【発明の実施の形態】以下、本発明によるクロック生成
回路の実施の形態について、図面を参照しながら説明す
る。

【００５２】（実施の形態１）図１に、本発明の実施の
形態１のマイクロプロセッサの特にクロック生成回路を
中心とするブロック回路図を示す。

【００５３】図１において、ＰＬＬ１００と周波数選択
回路１６０からなるクロック生成回路は、クロック出力
Ｓ１６０を中央演算ユニット（ＣＰＵ）１７０に供給す
る構成となっている。

【００５４】ＰＬＬ１００は、基準発振器１１０の出力
する基準発振Ｓ１１０と分周器１２０の出力の位相を比
較する位相比較器１３０と、その出力から制御電圧Ｓ１
４０を発生する低域フィルタ１４０、および制御電圧Ｓ
１４０によって制御され発振クロックＳ１５０を生成す
る電圧制御発振器１５０からなり、基準発振器１１０の
クロックを逓倍した周波数の発振クロックＳ１５０を生
成する。ここで、基準発振器１１０が２５ＭＨｚを発振
し、分周器１２０が発振クロックＳ１５０の１／８の周
波数を出力する構成として、回路の動作が安定（ロッ
ク）したときには、ＰＬＬ１００は発振クロックＳ１５
０に基準発振Ｓ１１０を８逓倍したクロック（２００Ｍ
Ｈｚ）を生成する。

【００５５】電圧制御発振器１５０は、特許請求の範囲
にいう“奇数段のインバータ回路をリング状に接続して
構成された発振器”の一例である。ここでは、奇数段の
段数の一例として７段を設定している。すなわち、電圧
制御発振器１５０は、制御電圧Ｓ１４０によって遅延が
制御される７段のＣＭＯＳインバータ１５１〜１５７を
リング状に配したリングオシレータとして構成されてい
る。この電圧制御発振器１５０はＣＭＯＳインバータ１
５７の出力である発振クロックＳ１５０に加えて、残り
すべてのＣＭＯＳインバータ１５１〜１５６の出力を被
選択クロックとして出力し、周波数選択回路１６０に入
力する。

【００５６】周波数選択回路１６０は、被選択クロック
Ｓ１５１〜Ｓ１５６，Ｓ１５０のいずれかを選択してク
ロック出力Ｓ１６０に出力するクロック合成選択回路１
６１と、クロック合成選択回路１６１を制御するクロッ
ク合成制御回路１６２からなる。クロック合成制御回路
１６２は、ＣＰＵ１７０によって書き換え可能なクロッ
ク設定レジスタ１８０のシフト段数制御信号Ｓ１８０と
クロック合成選択回路１６１の出力（この場合、クロッ
ク出力Ｓ１６０）によって、サイクル毎に選択制御信号
Ｓ１６２ａ〜ｇを更新してクロック合成選択回路１６１
の制御を行う構成となっている。クロック設定レジスタ
１８０が特許請求の範囲にいう“書き換え可能なレジス
タ”に対応している。

【００５７】図２に、電圧制御発振器１５０とクロック
合成選択回路１６１の内部構成を示す。ここでは、ＣＭ
ＯＳインバータ１５１〜１５７は２つのｐチャンネルト
ランジスタと２つのｎチャンネルトランジスタを直列に
接続した構成をとり、両側のｎチャンネルトランジスタ
とｐチャンネルトランジスタが制御電圧Ｓ１４０によっ
て制御されてその遅延が調整される。各ＣＭＯＳインバ
ータ１５１〜１５７の出力は、バッファー回路を通して
被選択クロックＳ１５１〜Ｓ１５６，Ｓ１５０に出力さ
れる。ここで、すべてのＣＭＯＳインバータ回路とバッ
ファー回路は全く同等の回路構成となるように設計され
ており、このことによって各ＣＭＯＳインバータ１段当
たりの遅延はすべて等しくなる。

【００５８】ＰＬＬ１００がロックしている状態では、
各ＣＭＯＳインバータ１５１〜１５７は７段で発振クロ
ックＳ１５０（２００ＭＨｚ）の半周期（２．５ナノ
秒）の遅延を構成することから、１段当たり０．３５７
ナノ秒の遅延となる。したがって、被選択クロックＳ１
５１〜Ｓ１５６，Ｓ１５０には、１段おきに約０．７１
４ナノ秒（１／７サイクル）ずつ位相のずれたクロック
が出力される。

【００５９】クロック合成選択回路１６１は、ｎチャン
ネルトランジスタとｐチャンネルトランジスタを並列に
接続したスイッチ回路によって被選択クロックＳ１５１
〜Ｓ１５６，Ｓ１５０を選択してクロック出力Ｓ１６０
に出力する構成となっており、どのスイッチ回路を選択
するかはクロック合成制御回路１６２の出力する選択制
御信号Ｓ１６２ａ〜ｇによって制御される。

【００６０】図３にクロック合成制御回路１６２の内部
構成を示す。クロック合成制御回路１６２は、特許請求
の範囲にいう“クロック出力の立ち上がりエッジまたは
立ち下がりエッジまたは両エッジに同期して前記選択回
路における選択を前記インバータ回路偶数段分前または
後に切り替えるよう制御する”手段の一例である。ここ
では、立ち上がりエッジに同期するものとしている。ま
た、“選択回路”はクロック合成選択回路１６１のこと
である。

【００６１】すなわち、クロック合成制御回路１６２
は、１つの非同期セット付フリップフロップ回路１６２
ａと６つの非同期リセット付フリップフロップ回路１６
２ｂ〜ｇからなり、初期値（リセット時）として、フリ
ップフロップ回路１６２ａには１が、フリップフロップ
回路１６２ｂ〜ｇには０が設定される。すべてのフリッ
プフロップ回路１６２ａ〜ｇのクロック入力ＣＫにはク
ロック出力Ｓ１６０を接続して駆動される。各フリップ
フロップ回路１６２ａ〜ｇのデータ入力Ｄには選択回路
（セレクタ）が設けられており、複数のフリップフロッ
プ回路の出力Ｑから選択することによってシフトレジス
タを構成している。すなわち、各フリップフロップ回路
１６２ａ〜ｇは１飛ばしの順にリング状に接続され、前
後の１または２フリップフロップ分シフトする動作をク
ロック出力Ｓ１６０の立ち上がりエッジに同期して行う
ことができる構成となっている。

【００６２】シフトする方向および段数、もしくはシフ
トせずに値を保持するか否かについてはシフト段数制御
信号Ｓ１８０の値に従って選択されるが、シフト動作に
伴ってフリップフロップ回路１６２ａ〜ｇのいずれか１
つだけが１の値にセットされた状態は保たれることにな
る。ここで、各フリップフロップ回路１６２ａ〜ｇの接
続が１飛ばし順に接続されていることから、クロック合
成選択回路１６１におけるクロック選択の動作として
は、クロック出力Ｓ１６０の毎立ち上がりエッジに同期
して、被選択クロックＳ１５１〜Ｓ１５６，Ｓ１５０の
選択が各ＣＭＯＳインバータ２段もしくは４段分前後に
切り替えられることになる。これが“インバータ回路偶
数段分”に相当する。

【００６３】以下、上記のように構成されたクロック生
成回路において、その動作を説明する。

【００６４】図４は、クロック生成回路の動作時におけ
る内部状態波形および出力波形を、左から右へ時間が進
むものとして示している。ここで、（ａ）〜（ｇ）は、
電圧制御発振器１５０の出力する被選択クロックＳ１５
１〜Ｓ１５６，Ｓ１５０の波形であり、上述のように１
段おきにサイクルタイムＴ（５ナノ秒）の１／７ずつ位
相の遅れたクロック波形が出力されている。

【００６５】（ｈ）と（ｉ）は、クロック合成制御回路
１６２のフリップフロップ回路１６２ａ〜ｇが毎サイク
ル１段分前にシフトするようにシフト段数制御信号Ｓ１
８０が設定された場合の、クロック合成制御回路１６２
が出力する選択制御信号Ｓ１６２ａ〜ｇとクロック出力
Ｓ１６０の波形を示している。ここで、（ｈ）は、選択
制御信号Ｓ１６２ａ〜ｇのいずれかに１が出力されてい
るときに波形内にａ〜ｇと表記している。

【００６６】（ｉ）において、最初、選択制御信号Ｓ１
６２ａに１が出力されて被選択クロックＳ１５１が選択
されていたものが、クロック出力Ｓ１６０の立ち上がり
エッジの後、選択制御信号Ｓ１６２ｃに移ることで、ク
ロック出力Ｓ１６０に被選択クロックＳ１５３が選択さ
れる。被選択クロックＳ１５３は被選択クロックＳ１５
１より（１／７）Ｔ位相の遅れたクロックであるため、
クロック出力Ｓ１６０の次の立ち上がりエッジは被選択
クロックＳ１５１より遅れて（８／７）Ｔ後になる。そ
の立ち上がりエッジの後、選択はさらに選択制御信号Ｓ
１６２ｅに移り、クロック出力Ｓ１６０には被選択クロ
ックＳ１５５が選択される。被選択クロックＳ１５５は
被選択クロックＳ１５３によりさらに（１／７）Ｔ位相
の遅れたクロックであるため、クロック出力Ｓ１６０に
はまた（８／７）Ｔ後に次の立ち上がりエッジが出力さ
れる。このようにして、クロック合成制御回路１６２の
フリップフロップ回路１６２ａ〜ｇが毎サイクル１段分
前にシフトするように設定された場合には、クロック出
力Ｓ１６０には毎（８／７）Ｔ周期に立ち上がりエッジ
が出力されることになり、その結果、クロック出力Ｓ１
６０にはサイクルタイム５．７１４ナノ秒すなわち周波
数１７５ＭＨｚのクロックが出力される。

【００６７】図４の（ｊ）と（ｋ）には、クロック合成
制御回路１６２のフリップフロップ回路１６２ａ〜ｇが
毎サイクル２段分前にシフトするようにシフト段数制御
信号Ｓ１８０が設定された場合の、クロック合成制御回
路１６２が出力する選択制御信号Ｓ１６２ａ〜ｇとクロ
ック出力Ｓ１６０の波形を示している。この場合には、
クロック出力Ｓ１６０の最初の立ち上がりの後、選択制
御信号がＳ１６２ａからＳ１６２ｅに移り、被選択クロ
ックＳ１５１から被選択クロックＳ１５５に選択が切り
替わる。被選択クロックＳ１５５は被選択クロックＳ１
５１より（２／７）Ｔ位相が遅れているため、クロック
出力Ｓ１６０には（９／７）Ｔ後に次の立ち上がりエッ
ジが出力されることとなる。このように、クロック出力
Ｓ１６０には毎（９／７）Ｔ周期に立ち上がりエッジが
出力されることになり、その結果、サイクルタイム６．
４２９ナノ秒すなわち周波数１５５．５６ＭＨｚのクロ
ックが出力される。

【００６８】（ｌ）と（ｍ）には、クロック合成制御回
路１６２のフリップフロップ回路１６２ａ〜ｇが毎サイ
クル１段分後にシフトするようにシフト段数制御信号Ｓ
１８０が設定された場合の、クロック合成制御回路１６
２が出力する選択制御信号Ｓ１６２ａ〜ｇとクロック出
力Ｓ１６０の各波形を示している。この場合には、クロ
ック出力Ｓ１６０の最初の立ち上がりの後、選択制御信
号がＳ１６２ａからＳ１６２ｆに移り、被選択クロック
Ｓ１５１から被選択クロックＳ１５６に選択が切り替わ
る。被選択クロックＳ１５６は被選択クロックＳ１５１
より（１／７）Ｔ位相が早いため、クロック出力Ｓ１６
０には（６／７）Ｔ後に次の立ち上がりエッジが出力さ
れる。次のサイクルにおいても同様で、選択制御信号が
Ｓ１６２ｆからＳ１６２ｄに移り、被選択クロックＳ１
５６から被選択クロックＳ１５４に選択が切り替わるこ
とで、（６／７）Ｔ後に次の立ち上がりエッジを迎え
る。このように、クロック合成制御回路１６２のフリッ
プフロップ回路１６２ａ〜ｇが毎サイクル１段分後にシ
フトするようにシフト段数制御信号Ｓ１８０が設定され
た場合には、クロック出力Ｓ１６０には毎（６／７）Ｔ
周期に立ち上がりエッジが出力されることになり、その
結果、サイクルタイム４．２８６ナノ秒すなわち周波数
２３３．３３ＭＨｚと、ＰＬＬ１００の発振クロック２
００Ｍｚより高い周波数のクロックが出力される。

【００６９】（ｎ）と（ｏ）には、クロック合成制御回
路１６２のフリップフロップ回路１６２ａ〜ｇが毎サイ
クル２段分後にシフトするようにシフト段数制御信号Ｓ
１８０が設定された場合の、クロック合成制御回路１６
２が出力する選択制御信号Ｓ１６２ａ〜ｇとクロック出
力Ｓ１６０の各波形を示している。この場合には、クロ
ック出力Ｓ１６０の最初の立ち上がりの後、選択制御信
号がＳ１６２ａからＳ１６２ｄに移り、被選択クロック
Ｓ１５１から被選択クロックＳ１５４に選択が切り替わ
る。被選択クロックＳ１５４は被選択クロックＳ１５１
より（２／７）Ｔ位相が早いため、クロック出力Ｓ１６
０には（５／７）Ｔ後に次の立ち上がりエッジが出力さ
れることとなる。このように、クロック出力Ｓ１６０に
は毎（５／７）Ｔ周期に立ち上がりエッジが出力される
ことになり、その結果、サイクルタイム３．５７１ナノ
秒すなわち周波数２８０ＭＨｚのクロックが出力され
る。

【００７０】図４の（ｐ）と（ｑ）では、クロック合成
制御回路１６２のフリップフロップ回路１６２ａ〜ｇが
最初毎サイクル１段分後にシフトするようにシフト段数
制御信号Ｓ１８０が設定（Ｐ１期間）され、その後、毎
サイクル１段分前にシフトするように設定が変更（Ｐ２
期間）された場合の、クロック合成制御回路１６２が出
力する選択制御信号Ｓ１６２ａ〜ｇとクロック出力Ｓ１
６０の各波形を示している。

【００７１】ここでは、Ｐ１の期間には、クロック出力
Ｓ１６０の立ち上がりに同期して選択制御信号がＳ１６
２ａからＳ１６２ｆ，Ｓ１６２ｄと移り、クロック出力
Ｓ１６０には（６／７）Ｔ周期で立ち上がりエッジが出
力されるのに対して、Ｐ２の期間に入ると、選択制御信
号がＳ１６２ｄからＳ１６２ｆ，Ｓ１６２ａと反転し、
クロック出力Ｓ１６０には毎（８／７）Ｔ周期に立ち上
がりエッジが出力される。このように、シフト段数制御
信号Ｓ１８０の設定を切り替えることによって、当初、
２３３．３３ＭＨｚで出力されていたクロック出力Ｓ１
６０が即時に１７５ＭＨｚに切り替わることになる。

【００７２】なお、図４には示していないが、クロック
合成制御回路１６２のフリップフロップ回路１６２ａ〜
ｇがシフトすることなく値を保持するようにシフト段数
制御信号Ｓ１８０が設定された場合には、被選択クロッ
クＳ１５１〜Ｓ１５６，Ｓ１５０のいずれかが継続的に
選択されて、クロック出力Ｓ１６０にはＴ周期に立ち上
がりエッジ（２００ＭＨｚのクロック）が出力される。

【００７３】以上のように、本実施の形態におけるクロ
ック生成回路においては、ＰＬＬ１００の電圧制御発振
器１５０のＣＭＯＳインバータ１５１〜１５７が出力す
る被選択クロックＳ１５１〜Ｓ１５６，Ｓ１５０をクロ
ック合成選択回路１６１において選択してクロック出力
Ｓ１６０を生成する。そして、クロック合成選択回路１
６１で選択を行う選択制御信号Ｓ１６２ａ〜ｇをクロッ
ク出力Ｓ１６０の立ち上がりエッジ毎に更新（シフト）
する構成とすることによって、ＰＬＬ１００の発振周波
数を２００ＭＨｚに固定した状態から前後の周波数（１
５５．５６ＭＨｚ〜２８０ＭＨｚ）のクロックを生成す
ることができる。また、選択制御信号Ｓ１６２ａ〜ｇを
更新（シフト）する幅を切り替えることによって、ＰＬ
Ｌ１００が一定の周波数の発振を保ったままの状態で、
クロック出力Ｓ１６０に出力されるクロックの周波数を
即時に切り替えることが可能である。

【００７４】なお、本実施の形態のクロック生成回路に
おいては、クロック合成制御回路１６２においてフリッ
プフロップ回路１６２ａ〜ｇの更新をクロック出力Ｓ１
６０の立ち上がりエッジ毎にするものとしているが、ク
ロック出力Ｓ１６０の立ち下がりエッジ毎に行うものと
しても同様に構成することが可能なことは明らかであ
る。

【００７５】また、クロック出力Ｓ１６０の立ち上がり
と立ち下がりの両エッジで行うものとしても同様に構成
することが可能である。この場合、両エッジを用いるの
で、クロック出力Ｓ１６０にデューティー比５０：５０
のクロックが出力されることは明らかである。

【００７６】（実施の形態２）図５に、本発明の実施の
形態２のマイクロプロセッサの特にクロック生成回路を
中心とするブロック回路図を示す。この実施の形態は、
シフト段数制御信号Ｓ１８０を出力する要素として、ク
ロック設定レジスタ１８０に代えてＣＰＵ負荷検出回路
１９０を用いるものである。ＣＰＵ負荷検出回路１９０
が特許請求の範囲にいう“消費電力評価手段”に対応し
ている。その他は実施の形態１の構成と同じであり、同
一部分に同一符号を付すにとどめ、詳しい説明は省略す
る。

【００７７】ＣＰＵ負荷検出回路１９０は、ＣＰＵ１７
０が消費するサイクル毎の電力量の予測を負荷として算
出し、その値に応じてクロック合成制御回路１６２を制
御するためのシフト段数制御信号Ｓ１８０を出力する。
ここではＣＰＵ１９０の消費する電力を算出する手段と
して、パイプラインを流れる各命令の電力の和を求める
方法をとっている。すなわち、ＣＰＵ１９０の各種命令
が各パイプランステージを実行する際に消費する平均的
な電力をテーブルとして持ち、あるサイクルのすべての
パイプラインステージで消費される電力を加算して、そ
のサイクルにおけるＣＰＵの消費電力予測を算出する。
そして、ここで求められた消費電力が事前に設定されて
いるＣＰＵ１７０の目標消費電力よりも大きい場合に
は、クロック合成制御回路１６２のフリップフロップ回
路１６２ａ〜ｇが前方向にシフトするように（クロック
出力Ｓ１６０の周波数を低下させるように）、また、算
出された消費電力予測が目標消費電力よりも小さい場合
には、クロック合成制御回路１６２のフリップフロップ
回路１６２ａ〜ｇが後方向にシフトするように（クロッ
ク出力Ｓ１６０の周波数を増加させるように）、シフト
段数制御信号Ｓ１８０に出力する値が制御される。フリ
ップフロップ回路１６２ａ〜ｇをシフトする幅について
は、算出された消費電力と目標消費電力との差異の大き
さに従って決定する。

【００７８】以下、上記のように構成されたクロック生
成回路において、その動作を説明する。

【００７９】図６は、クロック生成回路の動作時におけ
る内部状態波形および出力波形を、左から右へ時間が進
むものとして示している。ここで、（ａ）〜（ｇ）は、
図４と同様に電圧制御発振器１５０の出力する被選択ク
ロックＳ１５１〜Ｓ１５６，Ｓ１５０の波形である。

【００８０】（ｈ）は、ＣＰＵ負荷検出回路１９０で算
出されたＣＰＵ１７０の消費電力予測を示したグラフで
あり、目標消費電力Ｉ３が一点鎖線で示されている。
（ｉ）はＣＰＵ負荷検出回路１９０の出力するシフト段
数制御信号Ｓ１８０を示しており、クロック合成制御回
路１６２のフリップフロップ回路１６２ａ〜ｇが前方向
に１段分あるいは２段分シフトする場合にはそれぞれ＋
１、＋２のように表示し、後方向に１段分シフトする場
合には−１のように表示している。

【００８１】（ｊ）と（ｋ）は、図４と同様に、クロッ
ク合成制御回路１６２が出力する選択制御信号Ｓ１６２
ａ〜ｇとクロック出力Ｓ１６０の各波形を示している。

【００８２】ここで、時刻Ｔ０〜Ｔ１の期間にはＣＰＵ
負荷検出回路１９０はＩ０の消費電力を予測しており、
これは目標消費電力Ｉ３より大きい。したがって、シフ
ト段数制御信号Ｓ１８０には前方向に１段分シフトする
よう出力（＋１）される。このことによって、時刻Ｔ１
のクロック出力Ｓ１６０の立ち上がりエッジに同期して
選択制御信号がＳ１６２ａからＳ１６２ｃに選択が移
り、その結果、クロック出力Ｓ１６０の次のサイクル
（Ｔ１〜Ｔ２）の周期が（８／７）Ｔとなる。

【００８３】時刻Ｔ１〜Ｔ２の期間にはＣＰＵ負荷検出
回路１９０はＩ１の消費電力を予測するが、これは目標
消費電力Ｉ３に比べて、消費電力Ｉ０よりさらに大き
い。このため、シフト段数制御信号Ｓ１８０には前方向
に２段分シフトするよう出力（＋２）され、時刻Ｔ２に
は選択制御信号がＳ１６２ｃからＳ１６２ｇに選択が移
る。その結果、クロック出力Ｓ１６０のＴ２〜Ｔ３のサ
イクルの周期は（９／７）Ｔとなる。

【００８４】時刻Ｔ２〜Ｔ３の期間にはＣＰＵ負荷検出
回路１９０はＩ２の消費電力を予測するが、これは目標
消費電力Ｉ３より小さい。このため、シフト段数制御信
号Ｓ１８０には後方向に１段分シフトするよう出力（−
１）され、時刻Ｔ３には選択制御信号がＳ１６２ｇから
Ｓ１６２ｅに選択が移る。その結果、クロック出力Ｓ１
６０のＴ３〜のサイクルの周期は（６／７）Ｔとなる。

【００８５】以上のように、本実施の形態におけるクロ
ック生成回路においては、ＣＰＵ負荷検出回路１９０が
算出したＣＰＵ１７０の消費電力予測に基づいてクロッ
ク合成制御回路１６２を制御することによって、予測消
費電力が大きい場合にはクロック出力Ｓ１６０の周期を
伸ばし（クロック出力Ｓ１６０の周波数を低下させ）、
予測消費電力が小さい場合にはクロックの周期を縮める
（クロック出力Ｓ１６０の周波数を増加させる）。すな
わち、ＣＰＵの消費電力の大きいサイクルは期間が伸ば
され、小さいサイクルは期間を圧縮することとなり、Ｃ
ＰＵ動作時の実際の消費電力を目標として設定されたも
のに近い、ほぼ一定の値に保つことができる。

【００８６】なお、本実施の形態のクロック生成回路に
おいては、ＣＰＵ負荷検出回路１９０はパイプラインの
各ステージで実行される各命令の種類に基づいてサイク
ル毎の消費電力を予測する構成としているが、消費電力
を予測する代わりに、ＣＰＵ内部のフリップフロップや
メモリなどの更新やアクセス状況に基づいて電力を算出
したり、電流センサーなどの素子を用いて実際の電流量
などを計測して、その値に基づいてクロック合成制御回
路１６２を制御する構成としても同様の効果が得られる
ことは明らかである。

【００８７】また、本実施の形態のクロック生成回路に
おいては、ＣＰＵ負荷検出回路１９０は毎サイクルの消
費電力を予測してクロック合成制御回路１６２を制御す
る構成としているが、消費電力の予測およびクロック合
成制御回路１６２を制御する頻度を低くして数１０サイ
クル、数百サイクルもしくはそれ以上としても、消費電
力をほぼ一定に保つ、もしくは消費電力が大きく増減す
ることを防ぐことができる効果が得られることは明らか
である。

【００８８】（実施の形態３）図７に、本発明の実施の
形態３のマイクロプロセッサの特にクロック生成回路を
中心とするブロック回路図を示す。この実施の形態は、
シフト段数制御信号Ｓ１８０を出力する要素として、ク
ロック設定レジスタ１８０に代えてクリティカルパス動
作検出回路２００を用いるものである。クリティカルパ
ス動作検出回路２００が特許請求の範囲にいう“動作検
出手段”に対応している。その他は実施の形態１の構成
と同じであり、同一部分に同一符号を付すにとどめ、詳
しい説明は省略する。

【００８９】図８に本実施の形態におけるＣＰＵ１７０
のデコードステージと実行ステージの演算器構成を模式
的に示している。ここで、デコードステージでは演算に
使用する２つのオペランド（３２ビット幅）をレジスタ
ファイル１７１から読み出し、それぞれオペランドフリ
ップフロップ回路１７２，１７３にラッチする。そし
て、実行ステージではラッチしたオペランドを演算回路
１７４，１７５，１７６に入力し、その結果を演算結果
選択回路１７７を通して選択して演算結果フリップフロ
ップ１７８にラッチする構成である。ＣＰＵ１７０が実
行する命令の種類によって実行ステージに使用される演
算器が異なり、加減算命令および論理演算命令ではＡＬ
Ｕ１７４が、シフト命令ではバレルシフタ１７５が、乗
算命令では乗算器１７６が使用されて、その出力が演算
結果選択回路１７７において選択される。すなわち、各
演算器はそれに対応する演算命令を実行するときにのみ
使用され、それ以外のサイクルには動作しない構成とな
っている。

【００９０】オペランドフリップフロップ回路１７２，
１７３および演算結果フリップフロップ１７８はクロッ
ク出力Ｓ１６０によって駆動されている。したがって、
ＣＰＵ１７０の実行ステージが正しく動作するために
は、各サイクルで使用される演算器がクロック出力Ｓ１
６０の周期（立ち上がりエッジから立ち上がりエッジま
での時間）よりも短時間で結果を出力する必要がある。

【００９１】ここで、ＣＰＵ１７０のＡＬＵ１７４とバ
レルシフタ１７５を使用するときには、オペランドフリ
ップフロップ回路１７２，１７３から演算器を通って演
算結果フリップフロップ１７８に至る遅延が５ナノ秒未
満となっているのに対して、乗算器１７６を使用する場
合には、演算器を通るフリップフロップ間の遅延が５．
３ナノ秒の時間を要する設計となっている。

【００９２】クリティカルパス動作検出回路２００は、
ＣＰＵ１７０が動作する中で遅延の大きなパス（クリテ
ィカルパス）が動作するサイクルの検出を行い、クロッ
ク合成制御回路１６２を制御するためのシフト段数制御
信号Ｓ１８０を出力する。すなわち、この構成では上述
のように乗算器１７６を使用するパスがＡＬＵ１７４お
よびバレルシフタ１７５を使用するパスより遅延が大き
いことから、クリティカルパス動作検出回路２００はＣ
ＰＵ１７０のパイプラインの動作を監視し、乗算命令の
実行を検出する。そして、乗算命令がそのデコードステ
ージを実行するサイクルにおいてクロック合成制御回路
１６２のフリップフロップ回路１６２ａ〜ｇが前方向に
１段分シフトするように（クロック出力Ｓ１６０の周波
数を低下させるように）、シフト段数制御信号Ｓ１８０
に出力する値が制御されるよう構成されている。

【００９３】以下、上記のように構成されたクロック生
成回路において、その動作を説明する。

【００９４】図９は、クロック生成回路の動作時におけ
る内部状態波形および出力波形とＣＰＵ内部の動作を、
左から右へ時間が進むものとして示している。ここで、
（ａ）〜（ｇ）は、図４と同様に電圧制御発振器１５０
の出力する被選択クロックＳ１５１〜Ｓ１５６，Ｓ１５
０の波形である。

【００９５】（ｈ）はＣＰＵ１７０のデコードステージ
で実行されている命令の種類を示しており、（ｉ）はＣ
ＰＵ１７０の実行ステージで実行されている命令の種類
を示している。（ｊ）はクリティカルパス動作検出回路
２００の出力するシフト段数制御信号Ｓ１８０を示して
おり、クロック合成制御回路１６２のフリップフロップ
回路１６２ａ〜ｇが前方向に１段分シフトする場合には
＋１、シフトしない場合には０と表示する。（ｋ）と
（ｌ）は、図４と同様に、クロック合成制御回路１６２
が出力する選択制御信号Ｓ１６２ａ〜ｇとクロック出力
Ｓ１６０の各波形を示している。

【００９６】ここで、時刻Ｔ０〜Ｔ１の期間にはＣＰＵ
１７０のデコードステージにおいて加算命令が実行され
ているため、クリティカルパス動作検出回路２００はこ
のサイクルにはクリティカルパスを検出しない。したが
って、シフト段数制御信号Ｓ１８０にはクロック合成制
御回路１６２が出力する選択制御信号Ｓ１６２ａ〜ｇが
シフトしないよう出力（０）される。このことによっ
て、時刻Ｔ１のクロック出力Ｓ１６０の立ち上がりにお
いて選択制御信号としてＳ１６２ａが選択された状態を
保持することになり、その結果、クロック出力Ｓ１６０
の次のサイクル（Ｔ１〜Ｔ２）の周期はＴ（５ナノ秒）
となる。

【００９７】これに対して、時刻Ｔ１〜Ｔ２の期間には
ＣＰＵ１７０のデコードステージにおいて乗算命令が実
行されているため、クリティカルパス動作検出回路２０
０はこのサイクルにクリティカルパスを検出する。した
がって、シフト段数制御信号Ｓ１８０にはクロック合成
制御回路１６２が出力する選択制御信号Ｓ１６２ａ〜ｇ
を前方向に１段分シフトするよう出力（＋１）される。
このことによって、時刻Ｔ２のクロック出力Ｓ１６０の
立ち上がりにおいて、選択制御信号がＳ１６２ａからＳ
１６２ｃに選択が移る。その結果、クロック出力Ｓ１６
０の次のサイクル（Ｔ２〜Ｔ３）、すなわち、乗算命令
の実行ステージはその周期が（８／７）Ｔ（＝５．７１
４ナノ秒）と伸ばされ、乗算器１７６の出力する乗算結
果は演算結果フリップフロップ１７８に正常にラッチさ
れることが保証される。乗算器１７６を使用する場合の
遅延が５．３ナノ秒に対して、それよりも長い周期５．
７１４ナノ秒となっているからである。逆にいえば、ク
ロック出力Ｓ１６０の周期（立ち上がりエッジから立ち
上がりエッジまでの時間）よりも短時間で結果を出力す
ることができる。

【００９８】時刻Ｔ２〜Ｔ３の期間においては、ＣＰＵ
１７０のデコードステージにおいて論理演算命令が実行
されているため、クリティカルパス動作検出回路２００
は、このサイクルにはクリティカルパスを検出しない。
したがって、シフト段数制御信号Ｓ１８０にはクロック
合成制御回路１６２が出力する選択制御信号Ｓ１６２ａ
〜ｇがシフトしないよう出力（０）され、クロック出力
Ｓ１６０の次のサイクル（Ｔ３〜）の周期はＴ（５ナノ
秒）に戻ることになる。

【００９９】以上のように、本実施の形態におけるクロ
ック生成回路においては、クリティカルパス動作検出回
路２００がＣＰＵ１７０においてクリティカルパス（乗
算器）が動作するサイクルを検出して、そのサイクルに
おけるクロック出力Ｓ１６０の周期を伸ばすように制御
が行われる。すなわち、ＣＰＵ１７０が乗算命令を実行
して乗算器１７６を使用するサイクルにおいてのみクロ
ック出力Ｓ１６０の周期を（８／７）Ｔに伸ばすことに
よって、正常な動作が保証される。したがって、クリテ
ィカルパスを含んだＣＰＵ１７０に対して、乗算命令を
実行するとき以外は５ナノ秒の周期のクロックを供給す
るが、乗算命令を実行するときのみそれを実行可能な
５．７１４ナノ秒の周期でクロックを供給することで、
ＣＰＵ１７０を効率良く動作させることが可能な構成と
なっている。

【０１００】なお、本実施の形態のクロック生成回路に
おいては、クリティカルパス動作検出回路２００が、ク
リティカルパス（乗算器）が動作するサイクルを検出し
て、そのサイクルにおけるクロック出力Ｓ１６０の周期
を伸ばすように制御するものとしているが、クリティカ
ルパス動作検出回路２００がより遅延の小さい演算器お
よび回路のみを使用するサイクルを検出して、そのサイ
クルにおけるクロック出力Ｓ１６０の周期を縮めるよう
に制御する構成としてもよく、その場合も、ＣＰＵ１７
０の処理能力を高めることが可能であることは明らかで
ある。

【０１０１】（実施の形態４）図１０に、本発明の実施
の形態４のマイクロプロセッサの特にクロック生成回路
を中心とするブロック回路図を示す。この実施の形態
は、シフト段数制御信号Ｓ１８０を出力する要素とし
て、クロック設定レジスタ１８０に代えてクロック停止
／起動制御レジスタ２１０を用いるものである。このク
ロック停止／起動制御レジスタ２１０が特許請求の範囲
にいう“書き換え可能なレジスタ”に対応している。そ
の他は実施の形態１の構成と同じであり、同一部分に同
一符号を付すにとどめ、詳しい説明は省略する。

【０１０２】クロック停止／起動制御レジスタ２１０
は、内部に書き換え可能なレジスタを持ち、ＣＰＵ１７
０がこのレジスタを書き換えることによってＣＰＵ１７
０に対するクロックの供給の停止および起動を制御す
る。クロック停止／起動制御レジスタ２１０がクロック
を停止するように書き換えられた場合には、まず、クロ
ック合成制御回路１６２のフリップフロップ回路１６２
ａ〜ｇが前方向に１段分シフトするように（クロック出
力Ｓ１６０の周波数を低下させるように）、シフト段数
制御信号Ｓ１８０に出力する値を制御する。そして、一
定の時間の経過後、クロック合成制御回路１６２のフリ
ップフロップ回路１６２ａ〜ｇが前方向に２段分シフト
するように、シフト段数制御信号Ｓ１８０に出力する値
を制御する。そして、さらに一定の時間の経過後、クロ
ック出力Ｓ１６０へのクロックの供給を停止する。

【０１０３】また、クロック停止／起動制御レジスタ２
１０がクロックを起動するように書き換えられた場合に
は、まず、クロック合成制御回路１６２のフリップフロ
ップ回路１６２ａ〜ｇが前方向に２段分シフトするよう
にシフト段数制御信号Ｓ１８０に出力する値を制御した
状態で、クロック出力Ｓ１６０へのクロックの供給を開
始する。そして、一定の時間の経過後、クロック合成制
御回路１６２のフリップフロップ回路１６２ａ〜ｇが前
方向に１段分シフトするように、シフト段数制御信号Ｓ
１８０に出力する値を制御する。そして、さらに一定の
時間の経過後、クロック合成制御回路１６２のフリップ
フロップ回路１６２ａ〜ｇがシフトしないように、シフ
ト段数制御信号Ｓ１８０に出力する値を制御する構成と
なっている。

【０１０４】以下、上記のように構成されたクロック生
成回路において、その動作を説明する。

【０１０５】図１１は、クロック停止／起動制御レジス
タ２１０がクロックを停止するように書き換えられた場
合のクロック出力Ｓ１６０の出力波形とＣＰＵ（ＬＳ
Ｉ）の電源に流れる電流を、左から右へ時間が進むもの
として示している。

【０１０６】時刻Ｔ０〜Ｔ１の期間には、クロック出力
Ｓ１６０には周期Ｔのクロックが供給されており、この
とき電源に流れる電流はＩ０である。時刻Ｔ１におい
て、クロック停止／起動制御レジスタ２１０がクロック
を停止するように書き換えられた時点から、シフト段数
制御信号Ｓ１８０に出力する値をフリップフロップ回路
１６２ａ〜ｇが前方向に１段分シフトするように制御さ
れ、その結果、Ｔ１〜Ｔ２の期間にはクロック出力Ｓ１
６０に周期（８／７）Ｔのクロックが供給されるように
なり、この間の電流値Ｉ１はＩ０の約７／８の大きさと
なる。Ｔ２〜Ｔ３の期間にはシフト段数制御信号Ｓ１８
０に出力する値をフリップフロップ回路１６２ａ〜ｇが
前方向に２段分シフトするように制御され、その結果、
クロック出力Ｓ１６０に周期（９／７）Ｔのクロックが
供給されるようになる。したがって、この間の電流値Ｉ
２はＩ０の約７／９の大きさとなる。そして、時刻Ｔ３
においてクロック出力Ｓ１６０へのクロックの供給が停
止し、それ以降電流値は０となる。

【０１０７】このように、クロック停止／起動制御レジ
スタ２１０がクロックを停止するように書き換えられた
場合に、即時にクロック出力Ｓ１６０へのクロックの供
給が停止するのではなく、クロックの周期を段階的に伸
ばすように制御されて、その結果、電源に流れる電流が
段階的に減少する。

【０１０８】図１２は、クロック停止／起動制御レジス
タ２１０がクロックを起動するように書き換えられた場
合のクロック出力Ｓ１６０の出力波形とＣＰＵ（ＬＳ
Ｉ）の電源に流れる電流を、左から右へ時間が進むもの
として示している。

【０１０９】時刻Ｔ０〜Ｔ１の期間には、クロック出力
Ｓ１６０へのクロックの供給が停止しているが、時刻Ｔ
１において、クロック停止／起動制御レジスタ２１０が
クロックを起動するように書き換えられた時点からクロ
ックの供給を開始するのと同時に、シフト段数制御信号
Ｓ１８０に出力する値をフリップフロップ回路１６２ａ
〜ｇが前方向に２段分シフトするように制御する。その
結果、Ｔ１〜Ｔ２の期間にはクロック出力Ｓ１６０に周
期（９／７）Ｔのクロックが供給されるようになり、こ
の間の電流値Ｉ２はＩ０（クロック出力Ｓ１６０に周期
Ｔのクロックが供給されているときの電流値）の約７／
９の大きさとなる。Ｔ２〜Ｔ３の期間にはシフト段数制
御信号Ｓ１８０に出力する値をフリップフロップ回路１
６２ａ〜ｇが前方向に１段分シフトするように制御さ
れ、その結果、クロック出力Ｓ１６０に周期（８／７）
Ｔのクロックが供給されるようになる。したがって、こ
の間の電流値Ｉ１は、Ｉ０の約７／８の大きさとなる。
そして、時刻Ｔ３においてフリップフロップ回路１６２
ａ〜ｇがシフトしないようにシフト段数制御信号Ｓ１８
０は制御されて、クロック出力Ｓ１６０に周期Ｔのクロ
ックが供給されるようになる。

【０１１０】このように、クロック停止／起動制御レジ
スタ２１０がクロックを起動するように書き換えられた
場合に、即時にクロック出力Ｓ１６０へ周期Ｔのクロッ
クを供給するのではなく、クロックの周期を段階的に縮
めるように制御されて、その結果、電源に流れる電流が
段階的に増加する。

【０１１１】以上のように、本実施の形態におけるクロ
ック生成回路においては、クロック停止／起動制御レジ
スタ２１０がクロックを停止もしくは起動するように書
き換えられた場合に、クロック出力Ｓ１６０へのクロッ
クの供給を即時に停止もしくは起動するのではなく、そ
の周期が段階的に変化するように制御する。このことに
よって、ＬＳＩの電源を流れる電流量が急激に大きく変
化することを避けることが可能となり、ＬＳＩを駆動す
る電源回路に負担をかけたりノイズを発生することな
く、クロックの停止／起動を行うことができる構成とな
っている。

【０１１２】なお、本実施の形態のクロック生成回路に
おいては、クロック出力Ｓ１６０に対するクロックの停
止および起動の場合にクロックの周期を段階的に変化す
るように制御する構成としているが、クロック出力Ｓ１
６０に対するクロック周波数を変更する場合において
も、クロックの周期を段階的に変化させる構成とするこ
とで、ＬＳＩを駆動する電源回路への負担を減じ、ノイ
ズの発生を抑える効果があることは明らかである。

【０１１３】また、本実施の形態のクロック生成回路に
おいては、周波数選択回路１６０を用いてクロックの周
期を段階的に変化させる構成としているが、周波数選択
回路１６０に分周比が可変の分周回路を組み合わせてよ
り幅広くクロックの周期を変化させる構成とすること
で、電源回路への負担減とノイズ抑制の効果を高めるこ
とが可能であることは明らかである。

【０１１４】（実施の形態５）図１３に、本発明の実施
の形態５のマイクロプロセッサの特にクロック生成回路
を中心とするブロック回路図を示す。この実施の形態
は、実施の形態１の構成に加えて、第２のクロック出力
Ｓ２３０を出力する第２の周波数選択回路２３０があ
り、第２のクロック出力Ｓ２３０はＢＣＵ２２０に対し
て出力される。ＣＰＵ１７０とＢＣＵ２２０はインタフ
ェース信号Ｓ１７０によって接続されており、ＣＰＵ１
７０内部のフリップフロップ回路の出力がＢＣＵ２２０
内部のフリップフロップ回路に入力してラッチされる構
成となっている。第２の周波数選択回路２３０は周波数
選択回路１６０と同等の構成であり、第２のクロック合
成制御回路２３２の出力する第２の選択制御信号Ｓ２３
２ａ〜ｇの制御によって第２のクロック合成選択回路２
３１が被選択クロックＳ１５１〜Ｓ１５６，Ｓ１５０の
いずれかを選択して第２のクロック出力Ｓ２３０に出力
する。

【０１１５】第２のクロック合成制御回路２３２は、第
２のクロック出力Ｓ２３０の立ち上がりエッジに同期し
て第２の選択制御信号Ｓ２３２ａ〜ｇを前方向に２段分
シフトするように制御を行うのに加えて、シフト段数制
御信号Ｓ１８０を出力してクロック合成制御回路１６２
を制御する。すなわち、第２のクロック合成制御回路２
３２は、通常のサイクルには第２の選択制御信号Ｓ２３
２ａ〜ｇが後方向に２段分シフトするように制御される
ようにシフト段数制御信号Ｓ１８０を出力（−１）する
が、クロック合成選択回路１６１と第２のクロック合成
選択回路２３１が次のサイクルにおいて同じ選択を行う
ことが検出されると、第２の選択制御信号Ｓ２３２ａ〜
ｇがシフトしない制御形態をとるようにシフト段数制御
信号Ｓ１８０を出力（０）する。

【０１１６】以下、上記のように構成されたクロック生
成回路において、その動作を説明する。

【０１１７】図１４は、クロック生成回路の動作時にお
ける内部状態波形および出力波形を、左から右へ時間が
進むものとして示している。ここで、（ａ）〜（ｇ）
は、図４と同様に電圧制御発振器１５０の出力する被選
択クロックＳ１５１〜Ｓ１５６，Ｓ１５０の波形であ
る。

【０１１８】（ｉ）は第２のクロック合成制御回路２３
２の出力するシフト段数制御信号Ｓ１８０を示してお
り、クロック合成制御回路１６２のフリップフロップ回
路１６２ａ〜ｇが後方向に１段分シフトする場合には−
１、シフトしない場合には０と表示する。（ｊ）と
（ｋ）は、図４と同様に、クロック合成制御回路１６２
が出力する選択制御信号Ｓ１６２ａ〜ｇとクロック出力
Ｓ１６０の各波形を示している。また、（ｌ）と（ｍ）
は、（ｊ）と（ｋ）と同様に、第２のクロック合成制御
回路２３２の出力する第２の選択制御信号Ｓ２３２ａ〜
ｇと第２のクロック出力Ｓ２３０の各波形を示してい
る。

【０１１９】第２のクロック合成制御回路２３２は、第
２のクロック出力Ｓ２３０の立ち上がりエッジに同期し
て第２の選択制御信号Ｓ２３２ａ〜ｇを前方向に２段分
シフトするように制御を行うことから、（ｌ）は第２の
選択制御信号がＳ２３２ａからＳ２３２ｃ、Ｓ２３２
ｅ、Ｓ２３２ｇと継続的に選択が移り、その結果、
（ｍ）の第２のクロック出力Ｓ２３０には（８／７）Ｔ
周期で立ち上がりエッジが出力される。

【０１２０】クロック合成制御回路１６２を制御するシ
フト段数制御信号Ｓ１８０には、（ｉ）に示すように当
初、−１が出力される。その結果、（ｊ）においては、
選択制御信号がＳ１６２ａからＳ１６２ｆ、Ｓ１６２
ｄ、Ｓ１６２ｂと選択が移り、この間（ｋ）のクロック
出力Ｓ１６０には（６／７）Ｔ周期で立ち上がりエッジ
が出力される。

【０１２１】ここで、クロック合成制御回路１６２が選
択制御信号としてＳ１６２ｂを選択するサイクルにおい
ては、図中の（ｌ）に示される通り第２のクロック合成
制御回路２３２が選択制御信号をＳ２３２ｅからＳ２３
２ｇへ選択を移すサイクルに重なり、クロック合成制御
回路１６２の選択が切り替わる（Ｓ１６２ｇ）と、クロ
ック合成選択回路１６１と第２のクロック合成選択回路
２３１において同じ選択、すなわち、共に被選択クロッ
クＳ１５０が選択されることが第２のクロック合成制御
回路２３２において検出され、シフト段数制御信号Ｓ１
８０に０を出力される。シフト段数制御信号Ｓ１８０に
０が出力されているサイクルには選択制御信号がＳ１６
２ｂから選択が移らず、その結果、クロック出力Ｓ１６
０の立ち上がりエッジは周期Ｔが経過した後となる。こ
のときのクロック出力Ｓ１６０の立ち上がりエッジは、
第２のクロック出力Ｓ２３０の立ち上がりエッジから
（１／７）Ｔ遅れることになる。

【０１２２】クロック合成選択回路１６１と第２のクロ
ック合成選択回路２３１において同じ選択が発生しなく
なると、シフト段数制御信号Ｓ１８０は再び−１に戻
り、クロック出力Ｓ１６０には（６／７）Ｔ周期で立ち
上がりエッジが出力されるようになる。

【０１２３】以上のように、本実施の形態におけるクロ
ック生成回路においては、クロック合成選択回路１６１
と第２のクロック合成選択回路２３１において同じ選択
を行わないように制御を行うことで、クロック出力Ｓ１
６０とクロック出力Ｓ２３０に同時に立ち上がりエッジ
が発生しない（少なくとも（１／７）Ｔのずれが生じ
る）。このことによって、クロック出力Ｓ１６０によっ
て駆動されるＣＰＵ１７０内部のフリップフロップ回路
と第２のクロック出力Ｓ２３０によって駆動されるＢＣ
Ｕ２２０内部のフリップフロップ回路が同時に更新され
ないことが保証される。したがって、ＣＰＵ１７０内部
のフリップフロップ回路の出力をＢＣＵ２２０内部のフ
リップフロップ回路にラッチする際には少なくとも（１
／７）Ｔ分のホールドタイムを確保することができ、ミ
スラッチを発生しない回路設計を容易に行うことが可能
となる。

【０１２４】

【発明の効果】以上のように、本発明のクロック生成回
路によれば、ＰＬＬの発振器を構成する奇数段のインバ
ータ回路のすべての出力を選択回路において選択してク
ロック出力を生成する構成とし、クロック出力波形のエ
ッジ毎に選択回路における選択をインバータ偶数段分切
り替えるよう制御することによって、ＰＬＬの発振周波
数を固定した状態からその前後において差分の小さい周
波数のクロックを生成することが可能である。

【０１２５】また、本発明のクロック生成回路によれ
ば、選択回路における選択の切り替え段数を変更するこ
とによって、ＰＬＬが一定の周波数での発振を継続し、
かつクロック出力へのクロックの出力を行っている状態
において即時に周波数を切り替えることが可能である。

【０１２６】また、本発明のクロック生成回路によれ
ば、クロック出力によって駆動される回路の消費電力を
評価し、その結果に基づいて選択回路における選択の切
り替え段数を変更することによって、回路の動作時の実
際の消費電力をほぼ一定の値に保つことが可能である。

【０１２７】また、本発明のクロック生成回路によれ
ば、クロック出力によって駆動される回路においてサイ
クル毎に動作する回路部分を検出し、それが正常に動作
するために必要なクロック周期に基づいて選択回路にお
ける選択の切り替え段数を変更することによって、回路
の正常動作が可能でかつ高い周波数で動作させることが
可能となり、その回路の処理能力を高めることができ
る。

【０１２８】また、本発明のクロック生成回路によれ
ば、クロックの供給を停止または起動するときに選択回
路における選択の切り替え段数を段階的に変更すること
によって、ＬＳＩの電源を流れる電流量が急激に大きく
変化することを避けることができ、ＬＳＩを駆動する電
源回路に対する負担やノイズを発生することなく、クロ
ックの停止／起動を行うことができる。

【０１２９】また、本発明のクロック生成回路によれ
ば、複数のクロック信号を生成した場合においても、同
じ位相で立ち上がりエッジを発生させないことで、誤動
作を防止しつつ、駆動される回路の設計を容易に行うこ
とができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のマイクロプロセッサ
の特にクロック生成回路を中心とするブロック回路図

【図２】 同実施の形態１における電圧制御発振器とク
ロック合成選択回路の内部構成図

【図３】 同実施の形態１におけるクロック合成制御回
路の内部構成図

【図４】 同実施の形態１におけるクロック生成回路の
動作時における内部状態波形および出力波形の図

【図５】本発明の実施の形態２のマイクロプロセッサの
特にクロック生成回路を中心とするブロック回路図

【図６】 同実施の形態２におけるクロック生成回路の
動作時における内部状態波形および出力波形の図

【図７】本発明の実施の形態３のマイクロプロセッサの
特にクロック生成回路を中心とするブロック回路図

【図８】 同実施の形態３におけるＣＰＵのデコードス
テージと実行ステージの演算器構成図

【図９】 同実施の形態３におけるクロック生成回路の
動作時における内部状態波形および出力波形の図

【図１０】 本発明の実施の形態４のマイクロプロセッ
サの特にクロック生成回路を中心とするブロック回路図

【図１１】同実施の形態４におけるクロック停止時のク
ロック出力と電流波形の図

【図１２】 同実施の形態４におけるクロック起動時の
クロック出力と電流波形の図

【図１３】 本発明の実施の形態５のマイクロプロセッ
サの特にクロック生成回路を中心とするブロック回路図

【図１４】 同実施の形態５におけるクロック生成回路
の動作時における内部状態波形および出力波形の図

【図１５】 従来例のマイクロプロセッサの特にクロッ
ク生成回路を中心とするブロック回路図

【符号の説明】

１００ ＰＬＬ １１０ 基準発振器 １２０ 分周器 １３０ 位相比較器 １４０ 低域フィルタ １５０ 電圧制御発振器 １５１〜１５７ ＣＭＯＳインバータ １６０ 周波数選択回路 １６１ クロック合成選択回路 １６２ クロック合成制御回路 １７０ ＣＰＵ １８０ クロック設定レジスタ（書き換え可能なレジス
タ） １９０ ＣＰＵ負荷検出回路（消費電力評価手段） ２００ クリティカルパス動作検出回路（動作検出手
段） ２１０ クロック停止／起動制御レジスタ（書き換え可
能なレジスタ） ２２０ ＢＣＵ ２３０ 第２の周波数選択回路 ２３１ 第２のクロック合成選択回路 ２３２ 第２のクロック合成制御回路 ２４０ 分周選択回路 Ｓ１５０ 発振クロック Ｓ１５０〜Ｓ１５６ 被選択クロック Ｓ１６０ クロック出力 Ｓ１６２ａ〜ｇ 選択制御信号 Ｓ１８０ シフト段数制御信号 Ｓ２３０ 第２のクロック出力 Ｓ２３２ａ〜ｇ 第２の選択制御信号

フロントページの続き Ｆターム(参考） 5B079 AA07 BA01 BB01 BC01 CC02 CC08 CC14 DD02 DD03 DD17 5J106 AA04 BB03 CC01 CC21 CC41 CC52 DD09 DD26 DD46 DD48 FF07 GG10 HH02 JJ07 KK00 KK15 KK32 KK40

Claims (11)

【特許請求の範囲】
1. 【請求項１】 奇数段のインバータ回路をリング状に接
   続して構成された発振器と、 前記発振器を構成する前記インバータ回路の各段出力の
   いずれかを選択してクロック出力として出力する選択回
   路とを有し、 前記クロック出力の立ち上がりエッジまたは立ち下がり
   エッジまたは両エッジに同期して前記選択回路における
   選択を前記インバータ回路偶数段分前または後に切り替
   えるよう制御することを特徴とするクロック生成回路。
2. 【請求項２】 請求項１記載のクロック生成回路におい
   て、 さらに、書き換え可能なレジスタを有し、 前記書き換え可能なレジスタに書き込まれた値に従っ
   て、前記選択回路における選択の切り替え方向および切
   り替え段数を決定することを特徴とするクロック生成回
   路。
3. 【請求項３】 請求項１記載のクロック生成回路におい
   て、 さらに、前記クロック出力によって駆動される電子回路
   の消費する電力を評価する消費電力評価手段を有し、 前記消費電力評価手段における消費電力の評価結果に従
   って、前記選択回路における選択の切り替え方向および
   切り替え段数を決定することを特徴とするクロック生成
   回路。
4. 【請求項４】 請求項３記載のクロック生成回路におい
   て、 前記クロック出力によって駆動される前記電子回路がマ
   イクロプロセッサであり、 前記消費電力評価手段として前記マイクロプロセッサの
   実行する命令の種類に基づいて消費電力を算出すること
   を特徴とするクロック生成回路。
5. 【請求項５】 請求項３記載のクロック生成回路におい
   て、 前記消費電力評価手段として前記電子回路の電源を流れ
   る電流量を測定することを特徴とするクロック生成回
   路。
6. 【請求項６】 請求項１記載のクロック生成回路におい
   て、 さらに、前記クロック出力によって駆動される電子回路
   の中でサイクル毎に動作する回路部分を検出する動作検
   出手段を有し、 前記動作検出手段が検出した前記回路部分の遅延時間に
   従って、前記選択回路における選択の切り替え方向およ
   び切り替え段数を決定することを特徴とするクロック生
   成回路。
7. 【請求項７】 請求項６記載のクロック生成回路におい
   て、 前記クロック出力によって駆動される前記電子回路がマ
   イクロプロセッサであり、 前記動作検出手段として前記マイクロプロセッサの各パ
   イプラインステージで実行される命令の種類に基づいて
   動作する前記回路部分を検出することを特徴とするクロ
   ック生成回路。
8. 【請求項８】 請求項１記載のクロック生成回路におい
   て、 さらに、書き換え可能なレジスタを有し、 前記書き換え可能なレジスタに書き込まれた値に従って
   決定される前記選択回路の選択の切り替え方向および切
   り替え段数に向けて、前記選択回路における選択の切り
   替え段数を段階的に変化させることを特徴とするクロッ
   ク生成回路。
9. 【請求項９】 請求項１記載のクロック生成回路におい
   て、 前記クロック出力へのクロック供給を停止するときに
   は、 前記クロック出力のクロック周期が段階的に長くなるよ
   うに、前記選択回路における選択の切り替え段数を段階
   的に変化させた後、クロックを停止することを特徴とす
   るクロック生成回路。
10. 【請求項１０】 請求項１記載のクロック生成回路にお
    いて、 前記クロック出力へのクロック供給を起動するときに
    は、 前記クロック出力のクロック周期が段階的に短くなるよ
    うに、前記選択回路における選択の切り替え段数を段階
    的に変化させてクロックを起動することを特徴とするク
    ロック生成回路。
11. 【請求項１１】 奇数段のインバータ回路をリング状に
    接続して構成された発振器と、 前記発振器を構成する前記インバータ回路の各段出力の
    いずれかを選択して第１のクロック出力として出力する
    第１の選択回路と、 前記発振器を構成する前記インバータ回路の各段出力の
    いずれかを選択して第２のクロック出力として出力する
    第２の選択回路とを有し、 前記第１のクロック出力の立ち上がりエッジまたは立ち
    下がりエッジまたは両エッジに同期して前記第１の選択
    回路における選択を前記インバータ回路偶数段分前また
    は後に切り替えるよう制御し、 前記第２のクロック出力の立ち上がりエッジまたは立ち
    下がりエッジまたは両エッジに同期して前記第２の選択
    回路における選択を前記インバータ回路偶数段分前また
    は後に切り替えるよう制御し、 かつ、前記第１の選択回路と前記第２の選択回路におい
    て同一の前記インバータ回路の出力を選択することを禁
    止する状態で制御することを特徴とするクロック生成回
    路。